特許
J-GLOBAL ID：200903088868976012
割り込み要求回路
発明者：
出願人/特許権者：
代理人 (1件)：
高野 明近 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235365
公開番号（公開出願番号）：特開平6-060010
出願日： 1992年08月11日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】 優先順位のあるパラレル割り込み要求信号線をシリアル信号にすることにより、I/Oスロットの信号線数を削減する。【構成】 割り込み優先順位はCPU1内のINT7が最も高く、INT1が一番低い。シリアル変換回路5a,5bは、周辺IC6からの割り込み要求信号を受けて、それを優先順位を含んだシリアル信号に変換する。該シリアル変換回路5a,5bの出力は、オープンコレクタタイプであるため、多数のシリアル変換回路からの出力を一つにまとめることができる。パラレル変換回路5a,5bは、優先順位を含んだシリアル信号を元のパラレル信号に変換し直すものである。前記シリアル変換回路5a,5b,パラレル変換回路3は、クロック発生回路2で作成されたCLK信号に同期して動作する。
請求項（抜粋）：
コンピュータのI/Oスロットからの割り込み要求回路において、周辺ICからの割り込み要求信号を優先順位を含んだシリアル信号に変換するシリアル変換回路と、該シリアル変換回路により変換されたシリアル信号を受けてパラレルに変換し直すパラレル変換回路とから成り、前記周辺ICからの割り込み要求を、1本のクロック信号と1本の割り込み要求線のみで優先順位を付けて送ることができることを特徴とする割り込み要求回路。
IPC (2件)：
G06F 13/24 310
, G06F 9/46 310
