特許

J-GLOBAL ID：200903088882154874

インターフエイス回路

発明者： 松本 吉示
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-237362
公開番号（公開出願番号）：特開平5-056085
出願日： 1991年08月23日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】 同一周波数で非同期の2つの異なるクロックで動作する装置間で、データの転送を行うインターフェイス回路において、クロックがジッタを含んでいた場合にも、正確なデータの転送を可能にすることを目的とする。【構成】 入出力間をカスケード接続する3段のラッチ1,2,3を設け、外部クロック及び内部クロックがいずれも1回入力されたときに、ワンショットのパルスを出力する制御回路4を設ける。そして、ラッチ1は外部クロックで入力データをラッチし、ラッチ2は制御回路4のパルスでラッチ1の出力データをラッチし、ラッチ3は内部クロックでラッチ2の出力データをラッチするように構成する。これにより、ラッチ3からは、入力データが順次出力される。

請求項（抜粋）：

同一周波数で非同期の第1のクロック及び第2のクロックで動作する装置間のデータの転送を行うインターフェイス回路において、前記第1のクロックと第2のクロックが夫々1回入力されるごとに第2のクロックの周期内でワンショットのパルスを発生する制御回路と、前記第1のクロックをクロック信号として入力データをラッチする第1のラッチと、前記制御回路が発生するパルスにより前記第1のラッチの出力データをラッチする第2のラッチと、前記第2のクロックにより前記第2のラッチの出力データをラッチする第3のラッチとを有し、入力データを順次前記第2のクロックに同期して出力することを特徴とするインターフェイス回路。

IPC (3件)：

H04L 13/08 ,  G06F 13/38 320 ,  H04L 7/00

引用特許：

審査官引用 (2件)

• 特開昭61-214023
  
• 特開昭56-103558