特許
J-GLOBAL ID：200903088882410617
バッファ・メモリを動作させる方法及び関連する装置
発明者：
出願人/特許権者：
代理人 (1件)：
合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-288456
公開番号（公開出願番号）：特開平8-212054
出願日： 1995年11月07日
公開日（公表日）： 1996年08月20日
要約：
【要約】【課題】 データ記憶システムにおけるバッファ・メモリ・ヒットを最適化するように、予測バッファ・メモリ・プリフェッチ・オペレーションを適応管理するシステムを提供する。【解決の手段】 到来するデータ・アクセス要求(DAR)ストリームが特定のデータ・アクセス・パターンに対してモニタされ、順次アクセス・パターン(SAP)が検出されると、バッファ・メモリ・プリフェッチ記憶規則が循環上書きモード(COM)に切り替わり、最適な順次アクセス性能を達成する。順次アクセス・パターンが消滅すると、非順次アクセス・パターン(NAP)が検出され、バッファ・メモリ・プリフェッチ記憶規則がそれに応じて、非順次またはブロック上書きモード(BOM)に切り替わり、データ・バッファ内のデータ・ブロックの"再利用"ヒットを最大化する。順次アクセス・パターンの検出は、入来DARのサイズに適応化されるしきい値を用いて達成される。
請求項（抜粋）：
データ記憶システム内のバッファ・メモリを動作させる方法であって、前記データ記憶システムが、データ・ブロック・シーケンスを記憶し、制御装置手段を介して前記バッファ・メモリに接続される1次記憶手段を有し、前記制御手段が、プロセッサ入出力(I/O)手段からのデータ・アクセス要求(DAR)により要求される1つ以上の前記の各データ・ブロックを読出し、前記バッファ・メモリに記憶し、前記DARがアクセス・パターンを有する中断の無い連続DARシーケンスの最新のDARであり、前記制御装置手段が、前記1つ以上の要求データ・ブロックに続いて前記1次記憶手段に連続的に記憶される複数の前記データ・ブロックをプリフェッチする手段と、前記複数の連続データ・ブロックを前記バッファ・メモリにブロック上書きモード(BOM)または循環上書きモード(COM)により記憶する手段とを有する、前記方法において、a)前記DARシーケンス内の順次的前記アクセス・パターン(SAP)または非順次的前記アクセス・パターン(NAP)のいずれか一方を検出するステップと、b)前記SAPの検出に応答して、前記バッファ・メモリ記憶手段を前記循環上書きモード(COM)に切り替えるステップと、c)前記NAPの検出に応答して、前記バッファ・メモリ記憶手段を前記ブロック上書きモード(BOM)に切り替えるステップと、を含む、方法。
IPC (4件)：
G06F 5/06 331
, G06F 12/08
, G06F 13/12 340
, G06F 13/18 510
