特許
J-GLOBAL ID：200903088907920283
マイクロプロセツサシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
有近 紳志郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-222709
公開番号（公開出願番号）：特開平5-119880
出願日： 1991年09月03日
公開日（公表日）： 1993年05月18日
要約：
【要約】【目的】 CPUがパワーダウンモードに入るときには、ROMでも省電力モードに入るようにし、大きな省電力効果が得られるようにする。【構成】 CPU2がROM3を非選択状態とする非選択信号をROM選択出力端子CSからROM3へ送出した時からパワーダウンモードに入る命令をROM3から読み出し終る時まで前記非選択信号がROM2のROM選択入力端子NOTCEに到達するのを遅延するRC積分回路TをCPU2の前記ROM選択出力端子CSとROM3の前記ROM選択入力端子NOTCEとの間に設ける。【効果】 携帯用のモデムなど、電源容量が制限された機器に組み込むマイクロプロセッサシステムとして有利である。
請求項（抜粋）：
CPUがROMを非選択状態とする非選択信号をROM選択出力端子からROMへ送出した時からパワーダウンモードに入る命令をROMから読み出し終る時まで前記非選択信号がROMのROM選択入力端子に到達するのを遅延する遅延手段を、CPUの前記ROM選択出力端子とROMの前記ROM選択入力端子との間に設けたことを特徴とするマイクロプロセッサシステム。
IPC (2件)：
G06F 1/32
, G06F 12/00 550
