特許
J-GLOBAL ID：200903088961775973
レイアウトパターン検証装置
発明者：
出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平6-147420
公開番号（公開出願番号）：特開平8-017881
出願日： 1994年06月29日
公開日（公表日）： 1996年01月19日
要約：
【要約】【構成】 半導体集積回路の各素子の端子の電流値及び極性を回路解析部4で求め、検証図形抽出部5において、図形抽出ルールに基づき検証対象となる図形とその記号とそれと交差する配線22の抽出を行い、その配線22に接続関係にある素子の端子の電流値及び極性を回路解析部4から検索し、その配線22に流れる電流値及びその配線22の配線幅を求め、電流値検証ルールファイル7から該配線22及び該配線22と交差する図形に対する許容電流値を検索し、電流値検証部6によってこれらを比較し検証する。【効果】 レイアウトパターンの配線22の許容電流値が仕様を満足しているか否かを、人手によらず、自動的に検証することができる。
請求項（抜粋）：
被検証半導体集積回路のレイアウトパターンデータを記憶する第1記憶手段と、上記被検証半導体集積回路の回路図データを記憶する第2記憶手段と、上記第1記憶手段及び第2記憶手段に記憶されているデータに基づいて、回路図データの各素子の情報及び各端子の接続情報がレイアウトパターンデータの各素子の情報及び各端子の接続情報に対応しているか否かを検証する接続検証手段と、上記第2記憶手段に記憶されている回路図データに基づいて、上記被検証半導体集積回路のシュミレーションを行い、上記各端子における電流値及びその極性を求める回路解析手段と、上記第1記憶手段に記憶されているデータに基づいて、検証の対象となる図形の抽出を行うためのルールを記憶する第3記憶手段と、上記半導体集積回路の拡散層の重なりによりできる段差部分の種類及び配線幅に対応する許容電流値を記憶する第4記憶手段と、上記第1記憶手段及び第3記憶手段に記憶されているデータに基づいて、拡散層の段差部分の図形と該図形に対応する記号を抽出する検証部分抽出手段と、上記回路解析手段から求められた、上記検証部分抽出手段で抽出された段差部分と交差する配線に流れる電流値及びその極性に基づいて、上記抽出された配線に流れる電流値及び該配線の幅を求める配線部抽出手段と、上記第4記憶手段から検索した、上記配線部分抽出手段で抽出した配線の配線幅に対応する許容電流値を、上記配線部分抽出手段で抽出した配線に流れ込む電流値と比較し、該比較結果を出力する比較手段とを有することを特徴とする、半導体集積回路のレイアウトパターン検証装置。
IPC (2件)：
FI (2件)：
H01L 21/82 T
, H01L 21/82 W
