特許

J-GLOBAL ID：200903088978670580

半導体記憶装置

発明者： 梅沢 明 ,  丹沢 徹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-038356
公開番号（公開出願番号）：特開2002-246562
出願日： 2001年02月15日
公開日（公表日）： 2002年08月30日
要約：

【要約】 (修正有)【課題】 通常メモリセルアレイのデータ線のカップリングを抑制し、通常メモリセルアレイのデータ線を冗長メモリセルアレイ上に形成する。【解決手段】 冗長メモリセルアレイのサブビット線SB上に静電遮蔽線SLを形成し、通常メモリセルアレイに接続されるデータ線DLを静電遮蔽線SL上に形成する。静電遮蔽線SLはメモリアレイの配線に用いる金属層で形成する。又、メモリセルアレイは2重ビット線及び2重ワード線構造を有し、冗長メモリセルアレイは1重ビット線及び1重ワード線構造を有する。

請求項（抜粋）：

通常メモリセルアレイと、前記通常メモリセルアレイ内の不良ビットを救済するために配置された冗長メモリセルアレイと、前記冗長メモリセルアレイ上の配線と前記通常メモリセルアレイと接続されるデータ線とを静電遮蔽する静電遮蔽金属層とを備えることを特徴とする半導体記憶装置。

IPC (9件)：

H01L 27/10 491 ,  G11C 11/413 ,  G11C 11/401 ,  G11C 16/06 ,  G11C 29/00 603 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8247 ,  H01L 27/115

FI (7件)：

H01L 27/10 491 ,  G11C 29/00 603 Z ,  G11C 11/34 341 C ,  G11C 11/34 371 D ,  G11C 17/00 639 Z ,  H01L 27/04 H ,  H01L 27/10 434

Fターム (50件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ14 ,  5B015JJ31 ,  5B015KA38 ,  5B015NN09 ,  5B015PP03 ,  5B025AA02 ,  5B025AC01 ,  5B025AD00 ,  5B025AE00 ,  5F038BH10 ,  5F038BH19 ,  5F038CA01 ,  5F038CD10 ,  5F038DF05 ,  5F038EZ20 ,  5F083AD00 ,  5F083BS00 ,  5F083EP02 ,  5F083EP23 ,  5F083EP42 ,  5F083EP55 ,  5F083EP56 ,  5F083ER22 ,  5F083GA13 ,  5F083JA04 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083KA17 ,  5F083ZA10 ,  5L106AA01 ,  5L106AA02 ,  5L106AA10 ,  5L106CC00 ,  5L106GG06 ,  5M024AA23 ,  5M024AA51 ,  5M024BB13 ,  5M024BB35 ,  5M024BB36 ,  5M024CC53 ,  5M024CC70 ,  5M024LL05 ,  5M024LL11 ,  5M024MM11 ,  5M024PP03 ,  5M024PP05 ,  5M024PP07