特許

J-GLOBAL ID：200903088982122341

DRAMユニットセルおよびDRAMユニットセルのアレー、またはサブストレート内のDRAMユニットの製造方法

発明者： ヨハン アルスマイアー ,  マルティン ガル
出願人/特許権者： シーメンス アクチエンゲゼルシヤフト
代理人 (1件)： 矢野 敏雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-297075
公開番号（公開出願番号）：特開平8-227981
出願日： 1995年11月15日
公開日（公表日）： 1996年09月03日
要約：

【要約】 (修正有)【課題】 サブストレートに占める面積を最小にしたDRAMユニットセルを提供する。【解決手段】 トレンチキャパシタ22と、動作用ワード線36と、プレーナ型FET26とを有し、トレンチキャパシタに、信号電極24とビット線48を設け、動作用ワード線36をトレンチキャパシタとオーバーラップさせ、プレーナ型FETの導通経路をトレンチキャパシタの信号電極24とビット線48との間に接続し、動作用ワード線36によりゲート電極を形成する。

請求項（抜粋）：

トレンチキャパシタと、平坦な動作用ワード線と、プレーナ型FETとを有し、前記トレンチキャパシタに、信号電極とビット線が設けられ、前記平坦な動作用ワード線は、トレンチキャパシタとオーバーラップし、前記プレーナ型FETに、トレンチキャパシタの信号電極とビット線との間に接続されたメインの導通経路と、動作用ワード線により形成されたゲート電極とが設けられていることを特徴とするDRAMユニットセル。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 625 A ,  H01L 27/10 671 Z ,  H01L 27/10 681 A