特許

J-GLOBAL ID：200903088982562864

半導体装置

発明者： 藤島 健児 ,  渡辺 明夫 ,  吉田 浩
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-198411
公開番号（公開出願番号）：特開2008-028111
出願日： 2006年07月20日
公開日（公表日）： 2008年02月07日
要約：

【課題】半導体装置において、限られたTEG領域内に多くの素子を配置することができる技術を提供する。【解決手段】MOSトランジスタ102aと、MOSトランジスタ102bと、MOSトランジスタ102a,102bのソースに接続されたパッド101dと、MOSトランジスタ102aのドレインに接続されたパッド101eと、MOSトランジスタ102bのドレインに接続されたパッド101cとを有し、パッド101eは、第1メタル(M1)で作製され、パッド101cは、第1メタルよりも上層の第2メタル(M2)で作製され、パッド101eとパッド101cは、絶縁膜を介して重なりあって配置され、MOSトランジスタ102aは、パッド101d,101eを用いて測定され、MOSトランジスタ102bは、パッド101d,101cを用いて測定されることを特徴とする。【選択図】図2

請求項（抜粋）：

1つの半導体基板上に作製された特性評価用の複数の素子を含む半導体装置であって、 第1及び第2の端子を有する第1の素子と、 第3及び第4の端子を有する第2の素子と、 前記第1及び第3の端子に接続された第1のパッドと、 前記第2の端子に接続された第2のパッドと、 前記第4の端子に接続された第3のパッドとを有し、 前記第2のパッドは、第1の配線層で作製され、 前記第3のパッドは、前記第1の配線層よりも上層の第2の配線層で作製され、 前記第2のパッドと前記第3のパッドは、絶縁膜を介して重なりあって配置され、 前記第1の素子は、前記第1及び第2のパッドを用いて測定され、 前記第2の素子は、前記第1及び第3のパッドを用いて測定されるものであることを特徴とする半導体装置。

IPC (4件)：

H01L 21/66 ,  H01L 21/822 ,  H01L 27/04 ,  G01R 31/26

FI (3件)：

H01L21/66 Y ,  H01L27/04 T ,  G01R31/26 G

Fターム (19件)：

2G003AA07 ,  2G003AA10 ,  2G003AB01 ,  2G003AH05 ,  2G003AH07 ,  4M106AA01 ,  4M106AA07 ,  4M106AB01 ,  4M106AC05 ,  4M106AD02 ,  4M106BA01 ,  4M106CA01 ,  5F038AV03 ,  5F038AV12 ,  5F038AV13 ,  5F038CA13 ,  5F038DT12 ,  5F038DT18 ,  5F038EZ20