特許

J-GLOBAL ID：200903089008951744

CMOS半導体装置の製造方法

発明者： 関川 信之 ,  平田 光一 ,  片桐 敬泰 ,  安藤 弥
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-322858
公開番号（公開出願番号）：特開2001-144190
出願日： 1999年11月12日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】高耐圧トランジスタと低耐圧トランジスタとを同一半導体基板上に形成する際に工程数を削減する。【解決手段】Pチャネル型の高耐圧トランジスタ及び低耐圧トランジスタと、Nチャネル型の高耐圧トランジスタ及び低耐圧トランジスタと、を同一の半導体基板上に有するCMOS半導体装置の製造方法において、Pチャネル型の高耐圧トランジスタのP-ソース/ドレイン層13とNチャネル型の低耐圧トランジスタがその中に形成されるPウエル領域12とを同一工程で形成し、かつNチャネル型の高耐圧トランジスタのN-型ソース/ドレイン層10とPチャネル型の低耐圧トランジスタがその中に形成されるNウエル領域9とを同一工程で形成するものである。

請求項（抜粋）：

Pチャネル型の高耐圧トランジスタ及び低耐圧トランジスタと、Nチャネル型の高耐圧トランジスタ及び低耐圧トランジスタと、を同一の半導体基板上に有するCMOS半導体装置の製造方法において、前記Pチャネル型の高耐圧トランジスタの低濃度ソース/ドレイン層と前記Nチャネル型の低耐圧トランジスタが形成されるPウエル領域とを同一工程で形成し、かつ前記Nチャネル型の高耐圧トランジスタの低濃度ソース/ドレイン層と前記Pチャネル型の低耐圧トランジスタが形成されるNウエル領域とを同一工程で形成することを特徴とするCMOS半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8234 ,  H01L 27/088

FI (3件)：

H01L 27/08 321 E ,  H01L 27/08 102 B ,  H01L 27/08 321 N

Fターム (15件)：

5F048AA05 ,  5F048AA09 ,  5F048AC01 ,  5F048AC03 ,  5F048AC06 ,  5F048BB05 ,  5F048BB08 ,  5F048BB16 ,  5F048BE03 ,  5F048BE05 ,  5F048BF03 ,  5F048BG12 ,  5F048DA05 ,  5F048DA10 ,  5F048DA25