特許
J-GLOBAL ID：200903089038533157
MOS型半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-316233
公開番号（公開出願番号）：特開平6-151452
出願日： 1992年10月31日
公開日（公表日）： 1994年05月31日
要約：
【要約】【目的】 しきい値変動や、電流駆動能力の低下を抑制したDI-LDD構造、又はポケット構造のMOS型半導体装置の製造方法を得る。【構成】 P型の半導体基板1にゲート絶縁膜3を形成し、チャンネル領域にP型のチャンネル不純物領域4を形成する工程と、ゲート電極5を形成し、これをマスクにしてN型の低濃度のLDD拡散層6を形成する工程と、ゲート電極5の両側に側壁7を形成し、これらをマスクにしてP型のパンチスルーストッパ領域8を形成する工程と、ゲート電極5及び側壁7をマスクにしてN型の高濃度ソース・ドレイン領域9を形成する工程とを含む。側壁7を利用して注入することでパンチスルーストッパ領域8がチャンネル不純物領域4に影響することが防止でき、しきい値変動や電流駆動能力の低下が防止される。
請求項（抜粋）：
一導電型の半導体基板にゲート絶縁膜を形成した後、チャンネル領域に一導電型の不純物を導入してチャンネル不純物領域を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成し、かつこのゲート電極をマスクにして逆導電型の不純物を低濃度に導入してLDD拡散層を形成する工程と、前記ゲート電極の両側に側壁を形成し、これらゲート電極及び側壁をマスクにして一導電型の不純物を導入し、パンチスルーストッパ領域を形成する工程と、前記ゲート電極及び側壁をマスクにして逆導電型の不純物を高濃度に導入し、ソース・ドレイン領域を形成する工程とを含むことを特徴とするMOS型半導体装置の製造方法。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 21/265
H01L 29/78 301 L
, H01L 21/265 L
, H01L 29/78 301 P
