特許
J-GLOBAL ID：200903089042957220
スタティック型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-306541
公開番号（公開出願番号）：特開平10-149680
出願日： 1996年11月18日
公開日（公表日）： 1998年06月02日
要約：
【要約】【課題】 低電源電圧において、高速かつ低消費電力な読出動作が可能なスタティック型半導体記憶装置を提供する。【解決手段】 メモリセル10においては、ビット線対BL,/BLの電極レベルを、記憶データに応じてバイポーラトランジスタBP1またはBP2が駆動する。互いにクロスカップルした負荷トランジスタQL1およびQL2が、ビット線対BL,/BLに対して、充電電流を供給する。クロスカップル負荷QL1およびQL2は、対応するビット線対の充電が終了すると、充電電流の供給を停止する。したがって、消費電力が低減され、かつ低電源電圧においても、バイポーラトランジスタにより高速なビット線電位レベルの駆動が可能である。
請求項（抜粋）：
スタティック型半導体記憶装置であって、第1の電源電位を供給する第1の電源と、前記第1の電源電位よりも高い第2の電源電位を供給する第2の電源と、複数のビット線対と、前記複数のビット線対に交差して設けられる複数のワード線と、前記ビット線対と前記ワード線の交点に対応して設けられ、行列状に配置される複数のメモリセルとを備え、前記各メモリセルは、第1および第2の入出力ノードを有する双安定素子と、対応するビット線にそれぞれエミッタが接続し、前記第1の電源電位とそれぞれコレクタが結合する第1および第2のバイポーラトランジスタと、前記第1および第2の入出力ノードと、前記第1および第2のバイポーラトランジスタのベースとの間にそれぞれ接続し、対応するワード線の電位に応じて、導通状態および遮断状態のいずれかとなる第1および第2のアクセストランジスタとを含み、前記ビット線対に対応して設けられ、読出動作開始前において前記ビット線対の電位を、前記第2の電源電位より低い第1の所定の電位にプリチャージするプリチャージ手段と、前記ビット線対に対応して設けられるビット線負荷手段とをさらに備え、前記ビット線負荷手段は、読出動作の開始に応じて前記第2の電源電位が供給される負荷電源ノードと、前記ビット線対との間に、導通経路をなすように接続されるMOSトランジスタ対を含み、前記MOSトランジスタ対のうちの一方のゲートは、互いに前記MOSトランジスタ対のうちの他方の接続する前記ビット線と接続する、スタティック型半導体記憶装置。
IPC (4件)：
G11C 11/412
, G11C 11/411
, H01L 21/8244
, H01L 27/11
G11C 11/40 301
, G11C 11/40 305
, H01L 27/10 381
