特許
J-GLOBAL ID：200903089060922990
冗長アレーデータ記憶システムにおける書込データ保全を確立するためのシステム及び方法
発明者：
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出願人/特許権者：
代理人 (1件)：
金山 敏彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-314684
公開番号（公開出願番号）：特開平5-346866
出願日： 1992年11月25日
公開日（公表日）： 1993年12月27日
要約：
【要約】【目的】 冗長アレーデータ記憶システムに対するデータ変更オペレーションの完了及び保全を確立し、及びシステムにおける冗長度の保全を確立する。【構成】 オペレーションにチェックポイントを付与する。主及び第2CPU1a,1bによって形成される信頼性ホストプロセッシングが備えたバッファ完了後のホストCPU1a,1bの故障がデータ変更オペレーションの完了を妨害しないように、アレーコントローラ3a,3bへのデータ伝送前においてホストCPUアダプタ2a,2bにおける書込データをブロックバッファ11する。主及び第2アレーコントローラ3a,3bによって信頼性アレープロセッシングを形成する。アレーコントローラ3a,3b及び記憶アレーを備えた記憶装置4を電源バッテリバックアップする。後の再試行に使用するために、記憶装置4に十分に書き込まれなかったデータ記録に対して、アレーコントローラの不揮発性メモリにより、全てのデータ変更オペレーションコマンド情報を記憶する。
請求項（抜粋）：
冗長データ記憶アレーサブシステムに対するデータ変更オペレーションの完了及び保全を確立するためのシステムであって、a.データ記録に対するデータ変更オペレーションを開始し、このデータ変更オペレーションについてのホストチェックポイント情報を生成する第1のホストプロセッサ手段と、b.上記第1のホストプロセッサ手段に結合され、上記ホストチェックポイント情報を受信し、上記第1のホストプロセッサ手段が故障した場合にデータ変更オペレーションの制御を行う第2のホストプロセッサ手段と、c.上記第1及び第2のホストプロセッサ手段に結合され、上記第1もしくは第2のホストプロセッサ手段から、生成されたデータ変更オペレーション全体を受信することにより、他のホストプロセッサ手段が故障したときに受信されたデータ変更オペレーションへの悪影響を防ぐ第1及び第2のバッファ手段と、d.上記データ変更オペレーションによって示されたデータ記録を記憶するためのデータ記憶手段の冗長アレーと、e.上記第1のバッファ手段及び上記データ記憶手段の冗長アレーに結合されていて、上記第1のバッファ手段からデータ変更オペレーションを受信すると共に、上記データ記憶手段の冗長アレーへに対するデータ変更オペレーションの完了を制御し、そして上記データ変更オペレーションについてのアレーホストチェックポイント情報を生成する第1のアレープロセッサ手段と、f.上記第2のバッファ手段、上記データ記憶手段の冗長アレー及び上記第1のアレープロセッサ手段に結合され、上記第2のバッファ手段からデータ変更オペレーションを受信すると共に、上記アレーホストチェックポイント情報を受信し、上記第1のアレープロセッサ手段が故障した場合に上記データ変更オペレーションの制御を行うための第2のアレープロセッサ手段と、を備えるシステム。
IPC (4件)：
G06F 11/14 310
, G06F 3/06 305
, G06F 11/16 310
, G06F 12/06 540
