特許
J-GLOBAL ID：200903089073887743
ASIC設計における合成シェルの生成及び使用
発明者：
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出願人/特許権者：
代理人 (1件)：
社本 一夫 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-528551
公開番号（公開出願番号）：特表平11-502646
出願日： 1996年03月18日
公開日（公表日）： 1999年03月02日
要約：
【要約】数百万のゲートから成るASICのための実際的なアプローチであり、合成シェルの使用に基づく。合成シェルは、完全に特徴付けられ最適化されたブロックのゲート・レベル記述から開始することによって生成される。このゲート・レベル記述は、内部ゲートを除去することによって縮小され、合成されたブロックの合成シェルを生じる。この合成シェルは、ブロックに対する入力ロード及びファンアウト、ブロックのクロックに対する出力遅延、ブロックのクロックに対する入力信号へのセットアップ/ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延、を保存する。このような合成シェルは、元の設計ネットリストの代わりとして用いることができるし、顧客の設計環境における階層的な合成のため、又は、ASICサービスの提供側から移植可能でありそのような提供側の知的財産権を保護するものとして、用いることができる。合成装置が必要とするすべての情報はネットリストの形式で合成シェルにおいて入手可能であるから、このシェルは、非常に正確である。上述の合成シェルは、合成されたブロックの部分集合であるゲート・レベル記述を含む。この記述は、予め特定された1組の規準に従って、ゲート・レベル記述の要素を削除することによって、縮小される。
請求項（抜粋）：
モジュールの行動(behavioral)記述から、複数の回路ブロックを含む集積回路モジュールのゲート・レベル記述を合成する方法であって、 前記複数のブロックにおける第1のブロックを、前記第1のブロックの前記行動記述を処理することによって合成し、前記第1のブロックのゲート・レベル記述を生じさせるステップと、 前記第1のブロックの前記ゲート・レベル記述を、前記第1のブロックに対する入力ロード及びファンアウト、前記第1のブロックのクロックに対する出力遅延、前記第1のブロックの出力ドライブ、前記第1のブロックのクロックに対する入力信号へのセットアップ/ホールド制約条件、及び前記第1のブロックの通過信号に対する入力から出力への遅延を保存する合成シェルに縮小するステップと、 前記複数のブロックにおける少なくとも1つの他のブロックを、前記合成シェルを参照して前記少なくとも1つの他のブロックの行動記述を処理することによって合成し、前記少なくとも1つの他のブロックのゲート・レベル記述を生じさせるステップと、 を含むことを特徴とする方法。
IPC (4件)：
G06F 17/50
, H01L 21/82
, H01L 21/822
, H01L 27/04
G06F 15/60 654 K
, G06F 15/60 664 K
, H01L 27/04 V
, H01L 21/82 C
