特許

J-GLOBAL ID：200903089074450632

ラッチ型センスアンプ

発明者： 福士 功
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-251001
公開番号（公開出願番号）：特開2001-076491
出願日： 1999年09月06日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】微小電位差の相補信号を増幅するための回路を必要とする半導体装置に搭載して使用されるラッチ型センスアンプに関し、駆動素子をなす一対の電界効果トランジスタのスレッショルド電圧にアンバランスがある場合であっても、微小電圧差の相補信号のラッチを確実に行うことができるようにする。【解決手段】メモリセルからデータを読出す前に、ON抵抗値の大きいnMOSトランジスタ27、29を一時的にONとし、駆動素子をなすnMOSトランジスタ22、23に微小電流を流し、ノードN6、N7の電位を一時的に引き下げ、nMOSトランジスタ22、23のスレッショルド電圧Vth22、Vth23にアンバランスがある場合であっても、nMOSトランジスタ22、23のソース電位を、正常なラッチ動作を行うことができる電位に設定する。

請求項（抜粋）：

それぞれのゲートとドレインがクロス接続された一対の電界効果トランジスタと、前記一対の電界効果トランジスタのそれぞれのドレインと第1の電源との間に接続された一対の負荷手段及び第1の一対のスイッチ手段と、前記一対の電界効果トランジスタのそれぞれのソースと第2の電源との間に接続された第2の一対のスイッチ手段及び前記第2の一対のスイッチ手段のオン抵抗値より高いオン抵抗値を有する第3の一対のスイッチ手段とを備えていることを特徴とするラッチ型センスアンプ。

IPC (2件)：

G11C 11/419 ,  H03K 19/096

FI (2件)：

G11C 11/34 311 ,  H03K 19/096 B

Fターム (15件)：

5B015HH01 ,  5B015JJ11 ,  5B015JJ21 ,  5B015KB12 ,  5B015KB22 ,  5J056AA03 ,  5J056BB38 ,  5J056CC14 ,  5J056DD13 ,  5J056DD29 ,  5J056EE03 ,  5J056FF01 ,  5J056FF09 ,  5J056HH04 ,  5J056KK01