特許

J-GLOBAL ID：200903089147746934

半導体ボディに形成された凹面構造の側壁部分の選択的マスキング方法

発明者： ケネス エドワード ベイルステイン、 ジュニア ,  クロード ルイ バーティン ,  フランシス ロジャー ホワイト
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-053580
公開番号（公開出願番号）：特開平5-347296
出願日： 1992年03月12日
公開日（公表日）： 1993年12月27日
要約：

【要約】【目的】 半導体基板に形成される凹面側壁領域を選択的にマスキングする。【構成】 基板10の表面とトレンチ12の内部にコンフォーマルレイヤを形成し、トレンチ12を部分的に充填するフォトレジスト16をトレンチ12内に埋め込んでフォトレジスト16の上面がマスクされるべき凹面構造領域のエッジを決定し、フォトレジスト16の上面にあるコンフォーマルレイヤの一部を除去し、さらに残りのコンフォーマル部分18’、18”をマスクとして残すためにフォトレジスト16を除去する。

請求項（抜粋）：

半導体ボディに形成された凹面構造の側壁部分を選択的にマスキングする方法であって、(a)凹面構造の側壁にマスキング材料のコンフォーマルレイヤを形成する工程と、(b)凹面構造を部分的に充填する選択的除去可能な材料を凹面構造に埋め込む工程であって、除去可能な材料の上面は、凹面構造にマスク処理されるべき領域のエッジを画定する除去可能な材料の埋め込み工程と、(c)前記選択的除去可能な材料の上面上にある前記コンフォーマルレイヤの一部分を除去する工程と、(d)前記凹面構造の側壁に残りのコンフォーマルマスキング材料の領域を残すために、選択的除去可能な材料を除去する工程と、を含む半導体ボディに形成された凹面構造の側壁部分の選択的マスキング方法。

IPC (4件)：

H01L 21/312 ,  C23C 16/06 ,  H01L 21/47 ,  H01L 29/784