特許

J-GLOBAL ID：200903089147851614

半導体集積回路及びその製造方法

発明者： 森川 成洋 ,  宮脇 好彦
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 安富 耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-229517
公開番号（公開出願番号）：特開平11-068070
出願日： 1997年08月26日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 フラッシュメモリと高耐圧トランジスタの製造プロセスを兼用する。【解決手段】 一導電型の半導体基板の表面に素子分離用の第1LOCOS酸化膜5を形成する第1工程と、前記半導体基板の表面に第1導電膜を堆積し、不揮発性メモリセルのフローティングゲート電極11として形成すると共に当該フローティングゲート電極の表面に第2LOCOS酸化膜10を形成する第2工程と、前記半導体基板の表面に第1絶縁膜を堆積し、前記不揮発性メモリセルの前記フローティングゲート電極とコントロールゲート電極との間の絶縁膜を形成すると共に前記第1LOCOS酸化膜により素子分離された領域に形成される高耐圧MOSトランジスタのゲート電極下のゲート絶縁膜を形成する第3工程とを含む。

請求項（抜粋）：

不揮発性メモリと高耐圧MOSトランジスタとを同一の半導体基板上に作成するようにした半導体集積回路の製造方法であって、一導電型の半導体基板の表面に素子分離用の第1LOCOS酸化膜を形成する第1工程と、不揮発性メモリセルのフローティングゲート電極を形成するために前記半導体基板の表面に第1導電膜を堆積し、該第1導電膜表面に第2LOCOS酸化膜を形成する第2工程と、前記半導体基板の表面に第1絶縁膜を堆積し、前記不揮発性メモリセルの前記フローティングゲート電極とコントロールゲート電極との間の絶縁膜を形成すると共に前記第1LOCOS酸化膜により素子分離された領域に形成される高耐圧MOSトランジスタのゲート絶縁膜を形成する第3工程とを含むことを特徴とする半導体集積回路の製造方法。

IPC (5件)：

H01L 27/115 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 27/10 481 ,  H01L 29/78 371