特許

J-GLOBAL ID：200903089178775258

薄膜キャパシタ及び半導体装置

発明者： 佐野 賢也 ,  川久保 隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-060616
公開番号（公開出願番号）：特開平9-252094
出願日： 1996年03月18日
公開日（公表日）： 1997年09月22日
要約：

【要約】【課題】 誘電体層形成時におけるバリア層の酸化を抑制し、かつエピタキシャル構造を保ったバリア層を形成する。【解決手段】 基板上に、バリア層とその上に形成された下部電極およびペロブスカイト型結晶構造を有する誘電体材料からなる誘電体膜と、その誘電体膜の上に形成された上部電極からなる薄膜キャパシタにおいて、前記バリア層が少なくとも1種類の元素M(M:Al、V、Mo、Nb、Ta)を含む(Ti1-x Mx)Nエピタキシャル層からなる。

請求項（抜粋）：

単結晶基板と;この単結晶基板上にエピタキシャル成長されたTiNとMN(ただしMはAl、V、Mo、Nb及びTaから選ばれた少なくとも一種)との固溶体からなるバリア層と;このバリア層上にエピタキシャル成長された下部電極と;この下部電極上にエピタキシャル成長されたペロブスカイト型結晶構造を有する誘電体層と;この誘電体層上に形成された上部電極とを具備したことを特徴とする薄膜キャパシタ。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 651 ,  H01L 27/04 C ,  H01L 29/78 371

引用特許：

出願人引用 (4件)

• マイクロ電子構造体とその製造法
  公報種別：公開公報   出願番号：特願平7-196767   出願人：テキサスインスツルメンツインコーポレイテツド
• 半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平7-235772   出願人：株式会社東芝
• 配向性強誘電体薄膜素子
  公報種別：公開公報   出願番号：特願平4-358050   出願人：富士ゼロックス株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-032170   出願人：株式会社東芝