FiFoメモリ制御回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-338468
公開番号（公開出願番号）：特開平11-175310
出願日： 1997年12月09日
公開日（公表日）： 1999年07月02日
要約：

【要約】【課題】非同期受信データの取りこぼしを防止し、送信側が接続を切断するタイムアウトを回避する。【解決手段】デュアルポートRAM31へ書込信号(WR)が与えられるごとにカウントアップ動作を行ない、デュアルポートRAMへ読出信号(RD)が与えられるごとにカウントダウン動作を行なうアップダウンカウンタ35と、このアップダウンカウンタのカウント値と予め設定したデュアルポートRAMが満杯になる前のカウント値iと比較して、アップダウンカウンタのカウント値が設定カウント値iに達したとき(ニアフル信号用比較回路38のA≧Bを満たしたとき)、デュアルポートRAMが満杯に近いことを示すニアフル信号(Near-Full)を出力(アサート)するニアフル信号出力回路とを設けた。

請求項（抜粋）：

データの読出し書込みが可能なメモリと、このメモリへの書込信号に基づいて書込アドレスを発生する書込アドレス回路と、前記メモリへの読出信号に基づいて読出アドレスを発生する読出アドレス回路とを備えたFiFoメモリ制御回路において、前記メモリへ書込信号が与えられるごとにカウントアップ動作を行ない、前記メモリへ読出信号が与えられるごとにカウントダウン動作を行なうアップダウンカウンタと、このアップダウンカウンタのカウント値と予め設定した前記メモリが満杯になる前のカウント値と比較して、前記アップダウンカウンタのカウント値が前記設定カウント値に達したとき又は前記設定カウント値を越えたときに前記メモリが満杯に近いことを示すニアフル信号を出力するニアフル信号出力回路とを設けたことを特徴とするFiFoメモリ制御回路。

IPC (2件)：

G06F 5/06 313 , G11C 7/00 318

FI (2件)：

G06F 5/06 313 , G11C 7/00 318 A

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