特許

J-GLOBAL ID：200903089233698136

マルチプロセッサシステムの割込み制御方式および装置

発明者： 市村 賢司 ,  藤園 賢治 ,  鈴木 賢司 ,  植村 和紀 ,  中川 喜代志 ,  山口 邦男 ,  河崎 直樹 ,  井木 洋三 ,  田平 文明 ,  石川 康博
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平9-171723
公開番号（公開出願番号）：特開平11-024948
出願日： 1997年06月27日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】本発明は複数のプロセッサと、複数の入出力装置からなるマルチプロセッサシステムにおける割込み制御方式に関し、マルチプロセッサシステムのプロセッサ数が増えた場合でも、構成が簡単で、コストの低い割込み制御方式を実現することを目的とする。【解決手段】割込み制御装置が受信した複数の入出力装置からの割込み要求をホストプロセッサ装置経由で受信し、該割込み要求にしたがって割込み対象のプロセッサの制御を行なう割込み制御レジスタ装置を設け、割込み制御装置は、複数の入出力装置からの割込み要求を受信し、ホストプロセッサ装置に送信し、該ホストプロセッサは割込み制御レジスタ装置に制御条件を設定し、割込み制御レジスタ装置が制御対象のプロセッサに割込みを行なうように構成する。

請求項（抜粋）：

複数のプロセッサと、複数の入出力装置と、割込み制御装置からなるマルチプロセッサシステムにおいて、前記割込み制御装置が受信した複数の前記入出力装置からの割込み要求をホストプロセッサ装置経由で受信し、該割込み要求にしたがって割込み対象のプロセッサの制御を行なう割込み制御レジスタ装置を設け、前記割込み制御装置は、複数の前記入出力装置からの割込み要求を受信し、ホストプロセッサ装置に送信し、該ホストプロセッサは前記割込み制御レジスタ装置に制御条件を設定し、前記割込み制御レジスタ装置が制御対象のプロセッサに割込みを行なうことを特徴とするマルチプロセッサシステムの割込み制御方式。

IPC (3件)：

G06F 9/46 360 ,  G06F 13/24 310 ,  G06F 15/163

FI (3件)：

G06F 9/46 360 A ,  G06F 13/24 310 H ,  G06F 15/16 310 Q