マルチプロセッサシステム

発明者： , ,
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2002-013648
公開番号（公開出願番号）：特開2003-216597
出願日： 2002年01月23日
公開日（公表日）： 2003年07月31日
要約：

【要約】【課題】キャッシュ・コヒーレンシ一貫性制御の必要なメインメモリからのデータの読み込みの処理時間を短縮する。【解決手段】データを要求するノードと、当該データのディレクトリ情報の保持するノードが異なるノードであった場合、データを要求するノードは当該データのディレクトリ情報を保持するノードからディレクトリ情報を取得して、キャッシュ・コヒーレンシ一貫性制御結果の処理を行い、キャッシュ・コヒーレンシ一貫性制御完了後、ディレクトリ情報を当該データのディレクトリ情報を保持するノードに書き戻す。

請求項（抜粋）：

プロセッサとキャッシュメモリとメインメモリと前記メインメモリのデータを格納するキャッシュメモリを識別するディレクトリ情報を記憶するディレクトリを備える複数のノードと、前記複数のノードを相互に接続する結合手段を有するマルチプロセッサシステムにおいて、前記複数のノードの各々は、自ノードに対して前記複数のノードの一つである第一のノードが要求したデータに対する前記複数のノードの一つである第二のノードが送信したスヌープ要求を受信する第一の受信部と、受信した前記スヌープ要求に関するデータのステータスを制御する第一の制御部と、前記制御部によるスヌープ結果を前記第一のノードに対して送信する第一の送信部を有することを特徴とするマルチプロセッサシステム。

IPC (6件)：

G06F 15/177 682 , G06F 12/08 507 , G06F 12/08 531 , G06F 12/08 , G06F 12/08 551 , G06F 15/16 645

FI (6件)：

G06F 15/177 682 J , G06F 12/08 507 H , G06F 12/08 531 B , G06F 12/08 531 E , G06F 12/08 551 C , G06F 15/16 645

Fターム (9件)：

5B005JJ12 , 5B005KK03 , 5B005KK14 , 5B005MM01 , 5B005PP03 , 5B005PP11 , 5B005PP26 , 5B045BB28 , 5B045DD12

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