特許

J-GLOBAL ID：200903089275917504

バッファメモリ装置

発明者： マルチン フーフ ,  イエンス バレンシェーン ,  グンター フェンツル
出願人/特許権者： シーメンス アクチエンゲゼルシヤフト
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平10-205418
公開番号（公開出願番号）：特開平11-167480
出願日： 1998年07月21日
公開日（公表日）： 1999年06月22日
要約：

【要約】【課題】 フレキシブルで高能力のバッファメモリ・アーキテクチュアを有するバッファメモリ装置を提供する。【解決手段】 メモリRAMがメモリRAMの正確に半分の大きさのアドレス空間に写像可能であり、メモリRAMの第1の半部が第1のメモリページP0を、メモリRAMの第2の半部が第2のメモリページP1を定め、アドレス空間の各アドレスにメモリページP0、P1の各々の上のメモリ場所SPPが正確に対応付けられており、メモリ管理ユニットMMUが、それぞれ同一のアドレスを有する2つのメモリ場所SPPを第1のメモリページP0のアドレス空間および第2のメモリページP1のアドレス空間に対応付ける有意ビットを発生する。

請求項（抜粋）：

データ送信器とデータ受信器との間の通信のために配置されこれらと信号線を介して接続されており、データ緩衝のために少なくとも1つのメモリ(RAM)を含んでおり、またアドレス-/データバス(ADB)を介してメモリ(RAM)の読出しおよび書込みを制御するメモリ管理装置(MMU)を有するバッファメモリ装置において、-メモリ(RAM)がメモリ(RAM)の正確に半分の大きさのアドレス空間に写像可能であり、メモリ(RAM)の第1の半部が第1のメモリページ(P0)を、またメモリ(RAM)の第2の半部が第2のメモリページ(P1)を定め、アドレス空間の各アドレスにメモリページ(P0、P1)の各々の上のメモリ場所(SPP)が正確に対応付けられており、また-メモリ管理ユニット(MMU)が、それぞれ同一のアドレスを有する2つのメモリ場所(SPP)を第1のメモリページ(P0)のアドレス空間および第2のメモリページ(P1)のアドレス空間に対応付ける有意ビットを発生することを特徴とするバッファメモリ装置。

IPC (4件)：

G06F 5/06 ,  G06F 13/00 353 ,  G06F 13/38 310 ,  G06F 13/38 350

FI (4件)：

G06F 5/06 Z ,  G06F 13/00 353 Q ,  G06F 13/38 310 F ,  G06F 13/38 350

引用特許：

審査官引用 (2件)

• 特開平3-099353
  
• 特開昭63-219051