特許

J-GLOBAL ID：200903089277814656

半導体装置とその製造方法

発明者： 川端 尚樹 ,  渕野 史裕
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平4-046066
公開番号（公開出願番号）：特開平5-218338
出願日： 1992年01月31日
公開日（公表日）： 1993年08月27日
要約：

【要約】【目的】 MOSトランジタのショートチャネル効果を抑える。【構成】 平面形状が矩形のソース用N型拡散層2、その上にP型エピタキシャル層6、さらにその上にドレイン用N型拡散層10が形成され、エピタキシャル層6の4つの側壁にはゲート酸化膜7を介してワードライン8が形成されている。ワードライン8とソース2の間は厚いシリコン酸化膜3によって絶縁され、ワードライン8とドレイン10の間は厚いシリコン酸化膜15によって絶縁されている。チャネルはエピタキシャル層6に縦方向に形成される。

請求項（抜粋）：

平面形状が矩形の第1の拡散層上に同じ平面形状の半導体層を介して同じ平面形状の第2の拡散層が形成され、第1と第2の拡散層の側壁には絶縁膜が厚く形成されており、前記半導体層の4つの壁面にはゲート酸化膜を介してゲート電極を兼ねるワードラインが形成され、このワードラインは前記厚い絶縁膜によって第1と第2の拡散層と絶縁されており、第1と第2の拡散層がソース・ドレインとなり、前記半導体層の4つの側壁にチャネルが形成されることを特徴とする半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 29/784

FI (2件)：

H01L 27/10 325 H ,  H01L 29/78 321 V