特許

J-GLOBAL ID：200903089327744760

半導体集積回路の論理検証方法およびこの論理検証方法を記述したプログラムを記録した情報記録媒体

発明者： 村井 修三
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-132935
公開番号（公開出願番号）：特開2000-322464
出願日： 1999年05月13日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】 トランジスタレベルのネットリストとゲートレベルのハードウェア記述モデルが機能的に等価であることを自動的に検証する。【解決手段】 トランジスタレベルのネットリストに相当する情報I1から、部分回路の情報を認識するS3、情報I1から内部状態を保持できるフィードバックループ等の情報I2を検出するS4、情報I1と情報I2から外部入力端子と内部状態を保持できるフィードバックループ等との論理状態より確定する外部出力端子の論理状態につき真理値表を作成するS5、真理値表より回路シミュレーション用実行形式ファイル及びゲートレベルの論理シミュレーション用テストベンチモジュールを生成するS6,S7、の各ステップを有する。

請求項（抜粋）：

セルのトランジスタレベルのネットリストとゲートレベルのハードウェア記述モデルが機能的に等価であることを検証する方法であって、以下の(a)乃至(d)のステップを有することを特徴とする半導体集積回路の論理検証方法。(a)トランジスタレベルのネットリストに相当する情報から、部分回路に関する情報を認識するステップ(b)前記トランジスタレベルのネットリストに相当する情報と前記部分回路に関する情報から、内部状態を保持できるフィードバックループとダイナミックノードを検出するステップ(c)前記トランジスタレベルのネットリストに相当する情報と前記内部状態を保持できるフィードバックループとダイナミックノードの情報から、外部入力端子の論理状態と内部状態を保持できるフィードバックループとダイナミックノードの論理状態によって確定する外部出力端子の論理状態について、取り得る組合せを表現した真理値表を作成するステップ(d)前記真理値表の情報から、回路シミュレーション用の実行形式ファイル及びゲートレベルの論理シミュレーション用のテストベンチモジュールを生成するステップ

IPC (3件)：

G06F 17/50 ,  G01R 31/28 ,  H01L 21/82

FI (3件)：

G06F 15/60 664 G ,  G01R 31/28 ,  H01L 21/82 C

Fターム (13件)：

2G032AC08 ,  2G032AD08 ,  5B046AA08 ,  5B046BA03 ,  5B046DA04 ,  5B046JA01 ,  5B046JA04 ,  5B046JA05 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10 ,  5F064HH12 ,  5F064HH14