特許

J-GLOBAL ID：200903089334494850

半導体集積回路

発明者： 中尾 裕一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-158828
公開番号（公開出願番号）：特開平7-013655
出願日： 1993年06月29日
公開日（公表日）： 1995年01月17日
要約：

【要約】【構成】 割込み信号をクロック信号によって複数回サンプリングするサンプリング回路を備えるとともに、割込み入力信号(2)と発振停止信号保持ラッチ(3)の出力とを入力とし、発振停止信号(4)を出力とするゲート回路を備えた。【効果】 クロック停止状態を有するデジタル回路において、クロック停止からの再開を促す外部入力信号のノイズ除去幅を容易に広げることができ、かつ正確に設定することができる。

請求項（抜粋）：

ラッチ、前記ラッチの出力に接続されたクロック停止制御信号、前記クロック停止制御信号線に接続されたクロック生成回路、前記クロック生成回路の出力であるクロック信号、入力端子、前記入力端子に接続された入力信号を持ち、前記クロック停止制御信号が第1の準位にあるときには前記クロック生成回路によるクロック信号の生成が禁止され、前記入力信号は前記ラッチに入力され、前記入力信号により前記クロック停止制御信号が第2の準位になり前記クロック生成回路による前記クロック信号の生成が開始されるように構成された、クロック停止機能を有するデジタル回路であって、前記入力端子と前記ラッチの間にサンプリング回路を有し、前記サンプリング回路には前記入力信号と前記クロック信号とが入力され、前記サンプリング回路において前記入力信号が前記クロック信号によってサンプリングされ、前記サンプリング回路の出力が前記ラッチに接続され、前記サンプリング回路の出力により前記ラッチがリセットされ、前記入力信号と前記ラッチの出力が入力として接続され、前記クロック停止制御信号が出力として接続されるゲート回路を有し、前記ゲート回路は前記入力信号が第1または第2の準位にあるときには前記ラッチの出力の値に係わらず前記クロック停止制御信号を第2の準位に設定し、クロック停止機能を有するデジタル回路を含むことを特徴とする半導体集積回路。

IPC (2件)：

G06F 1/04 301 ,  H03K 3/66

引用特許：

審査官引用 (3件)

• 特開平4-315210
  
• 特開平1-131914
  
• 特開昭57-097130