特許

J-GLOBAL ID：200903089336658825

マルチプロセッサのテスト回路

発明者： 平野 勝士
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-142960
公開番号（公開出願番号）：特開平9-325946
出願日： 1996年06月05日
公開日（公表日）： 1997年12月16日
要約：

【要約】【課題】 この発明は、テスト回路の縮小化ならびにテスト時間の短縮化を達成し得るマルチプロセッサのテスト回路を提供することを課題とする。【解決手段】 この発明は、テストパターン発生回路2で発生された同一のテストパターンを複数のマイクロプロセッサ1に同時に供給し、それぞれのマイクロプロセッサ1で得られたテスト結果が全て同一か否かを比較回路3により比較判別し、全て同一であるならば、全てのマイクロプロセッサ1が正常に動作しているとものと判定するように構成される。

請求項（抜粋）：

同一の機能を有する複数のマイクロプロセッサと、同一のテストパターンを前記それぞれのマイロクロプロセッサに共通して同時に供給するテストパターン発生回路と、前記テストパターン発生回路から供給されるテストパターンに応答して前記それぞれのマイクロプロセッサから出力されるそれぞれのテスト結果を受けて、それぞれのテスト結果が同一か否かを比較判別する比較回路とを有することを特徴とするマルチプロセッサのテスト回路。

IPC (3件)：

G06F 15/16 450 ,  G06F 11/18 310 ,  G06F 11/22 310

FI (3件)：

G06F 15/16 450 D ,  G06F 11/18 310 E ,  G06F 11/22 310 V