特許
J-GLOBAL ID：200903089343008259
ドットクロック再生回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-215087
公開番号（公開出願番号）：特開平9-062222
出願日： 1995年08月23日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】 パソコンやワークステーションの映像信号を表示するためのサンプリングクロックを得るのにあたって、装置の出力回路や接続ケーブルの特性によるリンギング等が生じても、雑音の出ない位相でサンプリングできるドットクロックを再生する。【解決手段】 位相周波数比較回路1、ローパスフィルタ2、VCO3、分周回路6から構成されるPLL回路のループ内に、固定遅延回路4、可変遅延回路5を設ける。一方、映像信号102からエッジ検出回路8でエッジを検出し、位相比較回路11でCLKB104との位相を比較し、位相が一致するように可変遅延回路5の遅延時間を制御する。サンプリングクロック107は、固定遅延回路4の入力側から得ることにより、映像信号のエッジより常に固定時間だけ進んだ位相となり、リンギングの影響のない位置でサンプリングが可能となる。
請求項（抜粋）：
少なくとも位相周波数比較手段と、ローパスフィルタと、VCOと、分周手段から構成し、水平同期信号を所定の分周数で逓倍するPLL回路からなるドットクロック再生回路において、前記PLL回路を構成する前記VCOと前記分周手段の間に位置する可変遅延手段と、赤、緑、青の少なくとも一つの映像信号のエッジを検出するエッジ検出手段と、前記可変遅延手段の入力と前記エッジ検出手段の出力の位相を比較する位相比較手段と、前記位相比較手段の出力によってカウントアップまたはカウントダウンが制御されるアップダウンカウンタとを具備し、前記アップダウンカウンタの出力が前記可変遅延手段の遅延時間の制御端子に接続されており、前記可変遅延手段の遅延時間が、前記アップダウンカウンタの出力によって制御されることを特徴とする、ドットクロック再生回路。
IPC (2件)：
FI (2件)：
G09G 1/16 M
, H04N 5/66 C
