特許
J-GLOBAL ID：200903089346710400
ユニット半導体装置及びその製造方法並びに3次元積層型半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願2001-361366
公開番号（公開出願番号）：特開2003-163324
出願日： 2001年11月27日
公開日（公表日）： 2003年06月06日
要約：
【要約】【課題】 種々のサイズ及び/又は種類の半導体チップの混載が容易にできメモリ大容量化に対応可能な構成を有しながらも、ハンドリング時の半導体チップの破損等に起因する歩留まりの低下が回避でき、パッケージが小型の3次元積層型半導体装置を簡便に形成できるユニット半導体装置を提供する。【解決手段】 本ユニット半導体装置14は、チップ電極を有する半導体チップ11と、一方の面でチップ電極をマウントする配線パターン16と、半導体チップ11及び配線パターン16を一体的に覆うモールドレジン(12、17)と、モールドレジンを半導体チップ11の外側で貫通し、一端が配線パターン16の前記一方の面に接触し、他端がモールドレジンから露出するビアプラグ18とを備え、配線パターン16の他方の面がモールドレジンの表面に露出している。
請求項（抜粋）：
チップ電極を有する半導体チップと、一方の面で前記チップ電極をマウントする配線パターンと、前記半導体チップ及び配線パターンを一体的に覆うモールドレジンと、該モールドレジンを前記半導体チップの外側で貫通し、一端が前記配線パターンの前記一方の面に接触し、他端が前記モールドレジンから露出する配線プラグとを備え、前記配線パターンの他方の面が前記モールドレジンの表面に露出していることを特徴とするユニット半導体装置。
IPC (3件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
