特許

J-GLOBAL ID：200903089371238740

順序回路

発明者： 小川 忠彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平10-165170
公開番号（公開出願番号）：特開平11-355106
出願日： 1998年06月12日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】 半導体集積論理回路にラッチ回路が複数存在する場合にも、論理回路を介してサブスレッショルド漏洩による電流の消費を防止する。【解決手段】 通常、予め低電位のクロック信号φ(φ=「0」)及び高電位の反転クロック信号*φ(*φ=「1」)を印加した状態に固定し、インバータ回路INV2Aの出力が「1」状態、インバータ回路INV2Bの出力が「0」状態で、スリープモード(SL=「1」、SLB=「0」)に移行した場合、サブスレッショルド漏洩に起因する直流電流が漏れ出る。しかしながら、この漏洩電流は、非導通状態の高閾値トランジスタからなるためにサブスレッショルド漏洩がないスイッチング素子(伝送ゲート)TM3Aによりり阻止され、ラッチ回路10Aから論理回路に流れ出ることはない。

請求項（抜粋）：

ラッチ回路を有し、論理回路部から出力される情報データをスリープ時に保持する機能をもつ順序回路であって、前記ラッチ回路は、データ保持部と第1のスイッチング素子部とを含むものであり、前記データ保持部は、第1のインバータ回路部とゲートとの組み合わせからなり、クロック信号と反転クロック信号とに同期して、前記論理回路部から出力される情報データをラッチする機能動作を行なうものであり、前記第1のスイッチング素子部は、スリープ時に前記論理回路部とラッチ回路との間で消費されるサブスレッショルド電流の漏洩を阻止するものであることを特徴とする順序回路。

IPC (3件)：

H03K 3/356 ,  H03K 3/037 ,  H03K 19/096

FI (3件)：

H03K 3/356 D ,  H03K 3/037 Z ,  H03K 19/096 B