特許
J-GLOBAL ID：200903089381195976
不揮発性半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-263944
公開番号（公開出願番号）：特開平11-103033
出願日： 1997年09月29日
公開日（公表日）： 1999年04月13日
要約：
【要約】【課題】 トレンチ型の素子分離領域端部が、フローティングゲート電極端部より外側に位置するオフセット状態となる現象をなくし、この現象による不良メモリセル発生を抑制した、SA-STIセルを用いたNAND型の不揮発性半導体記憶装置の製造方法を提供する。【解決手段】 CVDSiO2 膜14/ポリシリコン膜13をパターニングしてフローティングゲート電極用パッド部30を形成し、HTO膜31およびSi3N4 膜32を堆積し、HTO膜31およびSi3 N4 膜32が堆積されたフローティングゲート電極用パッド30をマスクとして、半導体基板11表面部にトレンチ33を形成し、その後熱酸化により、トレンチ33上部における酸化膜と半導体基板との界面位置がフローティングゲート電極用パッド部30端部よりチャネル中央部側になるような膜厚の熱酸化膜34を形成する。
請求項（抜粋）：
素子分離領域をフローティングゲート電極の幅方向の端部に自己整合的に形成する工程を有するNAND型の不揮発性半導体記憶装置の製造方法において、半導体基板上にトンネル絶縁膜とするゲート酸化膜を形成する工程と、前記フローティングゲート電極とする、不純物を含む多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に第1の絶縁膜を形成する工程と、少なくとも前記第1の絶縁膜および前記多結晶シリコン膜をパターニングして、前記フローティングゲート電極用パッド部を形成する工程と、少なくとも前記フローティングゲート電極用パッド部の前記多結晶シリコン膜側壁に第2の絶縁膜を形成する工程と、前記第2の絶縁膜が形成された前記フローティングゲート電極用パッド部をマスクとして、異方性プラズマエッチング法により、前記半導体基板表面部に素子分離用溝を形成する工程と、熱酸化法により、前記素子分離用溝表面を酸化し、前記素子分離用溝側壁の上部に形成された酸化膜と前記半導体基板との界面位置が、前記フローティングゲート電極用パッド部側壁と前記第2の絶縁膜との界面位置よりメモリセルのチャネル中央部側になるような膜厚の熱酸化膜を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (5件)：
H01L 27/115
, H01L 21/76
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 21/76 L
, H01L 29/78 371
