特許

J-GLOBAL ID：200903089401844887

半導体記憶装置

発明者： 河野 隆司
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2002-330982
公開番号（公開出願番号）：特開2004-164769
出願日： 2002年11月14日
公開日（公表日）： 2004年06月10日
要約：

【課題】小規模であり、かつプリフェッチされたデータを高速にパラレル/シリアル変換する半導体記憶装置を提供する。【解決手段】増幅回路(R/A)111,112,121,122は、外部より指定されたコラムアドレスの最下位から2ビット目の値を反映したEZORG1の値に基づいて、4個のデータバス対のデータに対して、前半(第1または第2番目)に出力するか、後半(第3または第4番目)に出力するかの第1段階の順序づけを行なう。スイッチ回路115,135,125,145は、外部より指定されたコラムアドレスの最下位ビットの値を反映したEZORG0の値に基づいて、前半に出力する2つのデータに対して、いずれを第1番目とし、いずれを第2番目にするか、後半に出力する2つのデータに対して、いずれを第3番目とし、いずれを第4番目にするかの第2段階の順序づけを行なう。【選択図】 図7

請求項（抜粋）：

外部から指定されるコラムアドレスに基づいて、2N個(N≧2)のメモリセルのデータを同時に読み出して、各データを2N個のデータバス対のいずれかへ出力する読み出し回路と、 前記外部から指定されるコラムアドレスに基づいて、前記2N個のデータバス対のデータに対して、K(2≦K≦N)段階で順次、順序づけを行なう出力回路とを備えた半導体記憶装置。

IPC (2件)：

G11C11/407 ,  G11C11/409

FI (2件)：

G11C11/34 362S ,  G11C11/34 354R

Fターム (18件)：

5M024AA44 ,  5M024AA49 ,  5M024AA63 ,  5M024BB10 ,  5M024BB17 ,  5M024BB27 ,  5M024BB33 ,  5M024CC96 ,  5M024DD03 ,  5M024DD17 ,  5M024DD19 ,  5M024DD83 ,  5M024GG15 ,  5M024JJ03 ,  5M024JJ38 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07

引用特許：

審査官引用 (1件)

• 同期型半導体記憶装置およびそのデータ読出方法
  公報種別：公開公報   出願番号：特願平7-021426   出願人：三菱電機株式会社