特許
J-GLOBAL ID：200903089410690876
多重電源分離を備えたフルスイングパワーダウンバッファ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
古谷 馨 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-016257
公開番号（公開出願番号）：特開平7-007410
出願日： 1994年02月10日
公開日（公表日）： 1995年01月10日
要約：
【要約】【目的】 3.3V及び5V規格部分回路の如き非互換給電回路を分離し、ハ ゚ワータ ゙ウンハ ゙ッファ回路の電源レールを共通外部ハ ゙スから分離するフルスインク ゙CMOS出力ハ ゙ッファ回路(20,30,40,50)の提供。【構成】 フ ゚ルアッフ ゚出力トランシ ゙スタ(PMOS1)がP形基板(PSUB)中のN形ウェル(NWELL)に形成される。PチャネルNWELL分離スイッチトランシ ゙スタ(PW1)が、NWELLと高電位レール(VCC)間の一次電流経路と、出力トランシ ゙スタ(PMOS1)の制御ノート ゙に結合され実質的に同期動作する制御ノート ゙を持つ。スイッチトランシ ゙スタ(PW1)は出力トランシ ゙スタ(PMOS1)のNWELLを高電位レール(VCC)から分離する。Nチャネル制御ノート ゙分離トランシ ゙スタ(N1)が高電位レール(VCC)に結合された制御ノート ゙を有し、ハ ゚ワータ ゙ウン時に出力トランシ ゙スタ(PMOS1,NMOS1)の制御ノート ゙を相互に分離する。Pチャネル帰還ターンオフトランシ ゙スタ(PP1)は出力(VOUT)の高レヘ ゙ル信号に応じて出力トランシ ゙スタ(PMOS1)をターンオフすべく高電位レール(VCC)に結合された制御ノート ゙を有する。遅延放電回路(DDC)がハ ゚ワータ ゙ウン時に過渡電荷を高電位レール(VCC)から放電する。
請求項（抜粋）：
高電位及び低電位レベルの出力信号を伝播する出力(VOUT)と、高電位(VCC)及び低電位(GND)の相対する電源レールのうちの選択電源レール(VCC)と前記出力(VOUT)との間に結合された一次電流経路を有する選択出力トランジスタ(PMOS1)とを有し、前記選択出力トランジスタ(PMOS1)が前記選択出力トランジスタの一次電流経路の導通状態を制御すべくバッファ回路に結合された制御ノードを有し、前記選択出力トランジスタ(PMOS1)が第2のタイプのキャリヤ半導体材料からなる基板(PSUB)に形成された第1のタイプのキャリヤ半導体材料からなるウェル(NWELL)に作り込まれており、前記ウェルが前記選択電源レール(VCC)に結合されており、前記基板(PSUB)が反対の電源レール(GND)に結合されているバッファ回路(20, 30, 40, 50)であって、出力トランジスタ(PMOS1)のウェル(NWELL)と選択電源レール(VCC)の間に結合された一次電流経路を有するウェル分離スイッチトランジスタ(PW1)を含み、前記ウェル分離スイッチトランジスタ(PW1)が前記ウェル分離スイッチトランジスタ(PW1)の導通状態を前記選択出力トランジスタ(PMOS1)と実質的に同期して制御すべく前記選択出力トランジスタ(PMOS1)の制御ノードに結合された制御ノードを有し、出力トランジスタ(PMOS1)が非導通の場合に前記出力トランジスタ(PMOS1)のウェル(NWELL)を前記選択電源レール(VCC)から分離することからなるバッファ回路。
IPC (4件)：
H03K 19/0175
, H01L 21/82
, H03K 17/06
, H03K 17/687
H03K 19/00 101 M
, H01L 21/82 L
, H03K 17/687 F
, H03K 19/00 101 J
