デジタル信号のデューティ比検出回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2001-034568
公開番号（公開出願番号）：特開2002-238280
出願日： 2001年02月09日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】デジタル信号のデューティ比を誤差少なく検出する。【解決手段】本発明はNビットシフト回路で前記第1カウンタのデータ信号をNビットにシフトし上位Nビットのデータ信号を検出し、アダー回路で前記データ信号の下位Nビット信号を蓄積し上位Nビット数のデータ信号になったときキャリーを発生し、上位Nビットのデータ信号にアダー回路からのキャリーを積算した補正データ信号と第2カウンタのデータ信号を比較し得た第2のクロック信号で、前記デジタル信号のn周期のうちLレベル(ローレベル)期間に第3カウンタに加えられパルス数をカウントしデューテイ比を得る。

請求項（抜粋）：

デューティ比を検出するべきデジタル信号のn周期に加えられる第1のクロック信号のパルス数をカウントしデータ信号を発生する2Nビットの第1カウンタと、前記第1カウンタのカウント数のデータ信号をNビットにシフトし上位Nビットのデータ信号を検出するNビットシフト回路と、前記第1カウンタからのデータ信号のうちNビットシフト回路で検出されない残りの下位Nビット信号を積算し上位Nビット数のデータ信号になったときキャリーを発生するアダー回路と、前記デジタル信号のn周期のうちLレベル(ローレベル)期間に加えられる第1のクロック信号のパルス数をカウントし、データ信号を発生するNビットの第2カウンタと、前記Nビットシフト回路でNビットシフトされた第1カウンタからの上位Nビットのデータ信号にアダー回路からのキャリーを加えた補正データ信号と第2カウンタのデータ信号を比較し、前記補正データ信号と第2カウンタからのデータ信号が一致した時第2のクロック信号を発生するコンパレータと、前記デジタル信号のn周期のうちLレベル(ローレベル)期間に加えられるコンパレータからの第2のクロック信号のパルス数をカウントするNビットの第3カウンタとよりなることを特徴とするデジタル信号のデューティ比検出回路。

IPC (4件)：

H02P 6/08 , G01R 29/02 , H03M 1/82 , H03K 7/08

FI (4件)：

G01R 29/02 C , H03M 1/82 , H03K 7/08 A , H02P 6/02 371 J

Fターム (17件)：

5H560BB04 , 5H560BB07 , 5H560DA02 , 5H560EB01 , 5H560TT02 , 5H560TT07 , 5H560TT15 , 5H560TT18 , 5H560TT19 , 5H560XA12 , 5J022AB08 , 5J022CA00 , 5J022CB06 , 5J022CE05 , 5J022CE08 , 5J022CE09 , 5J022CF01

前のページに戻る