特許

J-GLOBAL ID：200903089443774986

半導体記憶装置

発明者： 本間 和樹 ,  光本 欽哉
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平11-142587
公開番号（公開出願番号）：特開2000-339969
出願日： 1999年05月24日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 ワード線パルス駆動方式をとるスタティック型RAM等の利便性を高め、その使い勝手を高める。【解決手段】 ワード線パルス駆動方式をとり、かつパワーオンリセット回路PORを備えるスタティック型RAM等の半導体記憶装置に、チップ選択信号CSB,ライトイネーブル信号WEB,内部Xアドレス信号x0〜xiならびに内部Yアドレス信号y0〜yjのレベル遷移を検出して遷移検出信号TDSを選択的に有効レベルとする遷移検出回路TDと、遷移検出信号TDSの有効レベルを受けて所定のパルス幅のイネーブルパルスENPを生成するイネーブルパルス発生回路PGとを設けるとともに、このイネーブルパルス発生回路PGに、電源投入時、パワーオンリセット回路PORから出力されるパワーオンリセット信号PORSの電位が所定値に達したこと、又はその有効レベルから無効レベルへの変化を受けて、上記イネーブルパルスENPを生成する機能を持たせる。

請求項（抜粋）：

指定ワード線を所定期間だけ選択状態とするワード線パルス駆動方式をとり、かつ、電源投入時、所定のアドレスに所定のデータを自律的に書き込む機能を有することを特徴とする半導体記憶装置。

IPC (4件)：

G11C 11/41 ,  G11C 11/413 ,  G11C 11/407 ,  G11C 11/401

FI (5件)：

G11C 11/34 W ,  G11C 11/34 301 A ,  G11C 11/34 354 D ,  G11C 11/34 354 C ,  G11C 11/34 371 E

Fターム (14件)：

5B015HH01 ,  5B015HH03 ,  5B015KA23 ,  5B015KB44 ,  5B015KB50 ,  5B015KB85 ,  5B015KB89 ,  5B015KB91 ,  5B024AA09 ,  5B024BA13 ,  5B024BA21 ,  5B024BA29 ,  5B024CA07 ,  5B024CA15