特許
J-GLOBAL ID：200903089457672922
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平3-342346
公開番号（公開出願番号）：特開平5-152448
出願日： 1991年11月30日
公開日（公表日）： 1993年06月18日
要約：
【要約】【目的】 VLSIの配線系における信頼性問題及び高速化限界問題を、一挙に解決する。【構成】 配線11,16及びスルーホール13内の埋設体の主材料が貴金属、例えば金15からなり、スルーホール13の側壁にTi膜14が設けられている。
請求項（抜粋）：
多層配線構造を有する半導体装置であって、配線は、貴金属からなり、上下配線を接続するべく層間絶縁膜に設けられたスルーホールの側壁には、金属膜が設けられ、スルーホール内は、貴金属が埋設されたものであることを特徴とする半導体装置。
IPC (3件)：
H01L 21/90
, H01L 21/3205
, H01L 29/46
