メモリアドレシング方法および装置

発明者：
出願人/特許権者：
代理人 (1件)：八田幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願平6-309071
公開番号（公開出願番号）：特開平7-211064
出願日： 1994年12月13日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】一組のセルブロックを具備したメモリ装置のアドレシング方法を提供する。【構成】一組のセルブロックのうち、いずれの一つのセルブロックのカラムラインをアドレシングする間に同時に他の一つのセルブロックのカラムラインを先充電し、続けて前記他の一つのセルブロックの先充電されたカラムラインをアドレシングする間に同時に前記いずれの一つのセルブロックの次のカラムラインを先充電する方式で前記一組のセルブロックのカラムアドレシングを交互いにする。【効果】メモリ装置の複数のセルブロックを交互にアドレシングすることにより2倍程度の高速動作を達成することができる。

請求項（抜粋）：

複数のセルブロックを具備し、各セルブロックを交互にアドレシングするメモリ装置のアドレシング方法において、ロー(low) アドレスストローブ信号に応答してnビットの外部ローアドレス信号の値を初期値としてロークロックを計数して上位nー1ビット信号の内部ローアドレス信号を発生する段階と、カラムアドレスストローブ信号に応答してnビットの外部カラムアドレス信号の上位n-1ビット信号の値を初期値として第1カラムクロックを計数してn-1ビットの第1内部カラムアドレス信号を発生する段階と、前記カラムアドレスストローブ信号に応答して前記nビットの外部カラムアドレス信号の上位n-1ビット信号の値を初期値として第2カラムクロックを計数してn-1ビットの第2内部カラムアドレス信号を発生し、前記外部カラムアドレス信号の最下位ビット信号の状態に応じてカラムクロックを前記複数のセルブロックの入出力信号を選択する選択制御信号として発生する段階と、前記内部ローアドレス信号を入力してデコーディングして前記複数のセルブロックのローアドレスを同時にアドレシングする段階と、前記ロークロック計数値の最下位ビット信号と前記第1内部カラムアドレス信号を入力してデコーディングして前記複数のセルブロックのうち、一つのセルブロックのカラムアドレスをアドレシングする段階と、前記ロークロック計数値の最下位ビット信号と前記第2内部カラムアドレス信号を入力してデコーディングして前記複数のセルブロックのうち、他の一つのセルブロックのカラムアドレスをアドレシングする段階と、前記選択制御信号に応答して前記複数のセルブロックの入出力信号を選択する段階とを具備することを特徴とするメモリアドレシング方法。

IPC (2件)：

G11C 11/401 , G06F 12/06 523

引用特許：

審査官引用 (2件)

特開昭61-016098
特開昭56-047996

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