特許
J-GLOBAL ID：200903089478061028

擬似乱数発生回路

発明者：
嶋崎 真也

嶋崎 真也 について


出願人/特許権者：
NECマイクロシステム株式会社

NECマイクロシステム株式会社 について


代理人 (3件)： 金田 暢之 ,  伊藤 克博 ,  石橋 政幸
公報種別：公開公報
出願番号（国際出願番号）：特願2003-095596
公開番号（公開出願番号）：特開2004-302915
出願日： 2003年03月31日
公開日（公表日）： 2004年10月28日
要約：
【課題】高い乱数性が得られ、かつ生成された乱数列から回路構成を解析することがより困難な擬似乱数発生回路を提供する。【解決手段】直列に接続された複数のレジスタ、該レジスタの所定出力の排他的論理和を出力する第1の排他的論理和回路、及び外部から供給される入力データと第1の排他的論理和回路の出力信号との排他的論理和を複数のレジスタのうちの先頭のレジスタに入力する第2の排他的論理和回路を備えたリニアフィードバックレジスタと、一定周期の第1のクロック、及び第1のクロックに同期させた第1のクロックと異なる周波数の第2のクロックを用いて、リニアフィードバックレジスタを動作させるためのクロックであるシフトクロック及び前記入力データを生成する信号生成回路とを有する構成とする。【選択図】 図1
請求項（抜粋）：
直列に接続された複数のレジスタ、前記レジスタの所定出力の排他的論理和を出力する第1の排他的論理和回路、及び外部から供給される入力データと前記第1の排他的論理和回路の出力信号との排他的論理和を前記複数のレジスタのうちの先頭のレジスタに入力する第2の排他的論理和回路を備えたリニアフィードバックレジスタと、 一定周期の第1のクロック、及び前記第1のクロックに同期させた前記第1のクロックと異なる周波数の第2のクロックを用いて、前記リニアフィードバックレジスタを動作させるためのクロックであるシフトクロック及び前記入力データを生成する信号生成回路と、 を有する擬似乱数発生回路。
IPC (2件)：
G06F7/58 ,  G09C1/00
FI (2件)：
G06F7/58 C ,  G09C1/00 650B
Fターム (7件)：
5J049CA03 ,  5J049CC01 ,  5J104AA18 ,  5J104FA01 ,  5J104GA04 ,  5J104NA04 ,  5J104NA23
引用特許：
審査官引用 (5件)
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