特許
J-GLOBAL ID：200903089491767487
半導体メモリ等の電子回路
発明者：
出願人/特許権者：
代理人 (1件)：
岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平6-188269
公開番号（公開出願番号）：特開平8-055480
出願日： 1994年08月10日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】 内部電源降圧回路を複数に分割することにより、内部配線を介したノイズの伝播を防止し、特性のよい記憶装置を得るとともに、内部電源降圧回路自身の設計を容易にする。【構成】 電圧変動を最も避ける必要のある基盤電圧発生回路2に第1の内部電源降圧回路2を接続し、大きなノイズ発生源であり、かつノイズの影響を受けやすいセンスアンプ回路10には第3の内部電源降圧回路9を接続し、大きなノイズ発生源であるデータバッファ回路12には第4の内部電源降圧回路11を接続する。更に、比較的ノイズを生じないクロックジェネレータ回路4やカラムアドレスバッファ回路5ロウアドレスバッファ6をグループとして第2の内部電源降圧回路3に接続する。
請求項（抜粋）：
基盤電圧発生回路やセンスアンプ回路等が集まって構成されたものであって、電源電圧を降圧する内部電源降圧回路を、各回路個々に対応して設けたことを特徴とする半導体メモリ等の電子回路。
IPC (2件)：
G11C 11/413
, G11C 11/407
G11C 11/34 335 A
, G11C 11/34 354 F
