特許
J-GLOBAL ID：200903089496514064
MOS-FET製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-000039
公開番号（公開出願番号）：特開平7-211908
出願日： 1995年01月04日
公開日（公表日）： 1995年08月11日
要約：
【要約】【目的】 半導体MOS-FET製造方法に関し、MOS-FETによりトポロジーが増大されるのを解消することを目的とする。【構成】 仮想のフィールド酸化膜を用いてシリコン基板に溝を形成した後、この溝の上部にゲート電極を形成する。さらに、金属配線を直接シリコン基板にコンタクトするときに発生するスパーキング現象を防止するため、ソース、ドレインの上部にシリサイドを形成する。尚、前記シリサイドがフィールド酸化膜の上部にも延長するよう形成して、金属配線のコンタクト余裕度を増加させる。
請求項（抜粋）：
MOS-FET製造方法において、シリコン基板のアクティブ領域で、予定されたゲート電極が形成される地域に基板が露出する素子分離マスク用パターンを形成する工程と、熱酸化工程で露出したシリコン基板に、フィールド酸化膜を形成すると共にアクティブ領域のゲート電極が形成される部分にも仮想のフィールド酸化膜を形成する工程と、基板と異なるタイプの高濃度イオンを露出したシリコン基板に注入してソース、ドレインを形成し、前記素子分離マスク用パターンを取り除く工程と、前記仮想のフィールド酸化膜をエッチングしてシリコン基板に溝を形成する工程と、前記溝の低部面にゲート酸化膜とゲート電極を形成する工程と、基板と異なるタイプの低濃度イオンを露出したシリコン基板に注入し、ゲート電極の両端部の下部に低濃度領域を形成する工程とより成るMOS-FET製造方法。
IPC (2件)：
FI (2件)：
H01L 29/78 301 G
, H01L 29/78 301 L
