特許
J-GLOBAL ID：200903089530758555
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平10-093245
公開番号（公開出願番号）：特開平11-289246
出願日： 1998年04月06日
公開日（公表日）： 1999年10月19日
要約：
【要約】【課題】 低電圧作動で低しきい値のトランジスタを有する半導体集積回路の電源構成を改良し、専有面積の低減を図る。【解決手段】 半導体集積回路は、グローバル電源線VCC、ローカル電源線QVCC、及び、グローバル接地線VSSから成る電源回路と、ローカル電源線QVCCとグローバル接地線VSSとの間に接続された低しきい値論理回路101と、グローバル電源線VCCとグローバル接地線VSSとの間に接続される情報保持回路103とを備える。情報保持回路103は、低しきい値トランスファゲート114と、これから信号を受け取る低しきい値インバータ117と、低しきい値インバータの入出力間を接続する高しきい値インバータ116、118とを備える。低しきい値論理回路102の出力段とグローバル接地線VSSとの間、並びに、低しきい値インバータ117とグローバル電源線VCC及びグローバル接地線VSSとの間には夫々、待機モードでオフとなるモードスイッチトランジスタ105、119、120が配設される。
請求項（抜粋）：
第1のグローバル電源線、該第1のグローバル電源線と電源スイッチトランジスタを介して接続されたローカル電源線、及び、第2のグローバル電源線を備えた電源回路と、前記ローカル電源線と前記第2のグローバル電源線との間に接続された低しきい値論理回路と、前記第1のグローバル電源線と第2のグローバル電源線との間に接続され前記低しきい値論理回路の出力段から信号が入力される情報保持回路とを備え、前記情報保持回路が前記出力段からの信号を入力する低しきい値信号入力部及び該低しきい値信号入力部の信号をラッチする高しきい値ラッチ部とを備える半導体集積回路であって、前記低しきい値論理回路の出力段と前記第2のグローバル電源線との間、並びに、前記低しきい値信号入力部と前記第1のグローバル電源線及び第2のグローバル電源線との間には夫々モードスイッチトランジスタが配設されることを特徴とする半導体集積回路。
IPC (2件)：
FI (2件)：
H03K 19/00 A
, H03K 3/356 Z
