特許

J-GLOBAL ID：200903089533437601

半導体記憶装置

発明者： 武田 晃一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-028078
公開番号（公開出願番号）：特開2001-222890
出願日： 2000年02月04日
公開日（公表日）： 2001年08月17日
要約：

【要約】【課題】 ビット線間の総結合容量の容量値が「(3/2)・Cc」より小さくなるビット線の配置を行い、メモリセルからのデータの読み出し動作をより高速化することが可能な半導体記憶装置を提供する【解決手段】 メモリセルアレイ10を複数のメモリセルブロック11〜18に分割し、ビット線対におけるビット線の配線の配置の位置の交換を行う交換ブロック21〜27を、このメモリセルブロック11〜18間に挿入し、ビット線対BP1〜BP4を構成するビット線B1〜B8の配置の位置を、各々隣接する異なったビット線対のビット線を含めて交換するため、ビット線が他の全てのビット線と均等の割合で隣接することとなり、各メモリセルから対応する各ビット線対に読み出されるデータの値に拘わらず、各ビット線の隣接するビット線との総結合容量を、隣接するビット線のデータ状態の最良条件と、最悪条件とで平均化する。

請求項（抜粋）：

行および列の格子状に配置されたメモリセルと、前記行毎に設けられたワード線と、前記列毎に設けられた、互いに相補的な電気情報を有するビット線で形成されるビット線対と、前記列方向に、所定の数の前記メモリセルで構成されたメモリセルブロックとを具備し、前記ビット線が隣接するビット線対のビット線と交換されるメモリセルブロックと、前記ビット線対を構成するビット線が交換されるメモリセルブロックとが互い違いに形成されていることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 11/41 ,  H01L 27/10 371 ,  H01L 27/10 491

FI (3件)：

H01L 27/10 371 ,  H01L 27/10 491 ,  G11C 11/34 345

Fターム (9件)：

5B015HH01 ,  5B015JJ14 ,  5B015JJ22 ,  5B015KA38 ,  5B015PP02 ,  5F083BS00 ,  5F083GA03 ,  5F083GA12 ,  5F083LA12