特許

J-GLOBAL ID：200903089553029275

集積回路

発明者： 渡辺 利男
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平4-008762
公開番号（公開出願番号）：特開平5-198757
出願日： 1992年01月21日
公開日（公表日）： 1993年08月06日
要約：

【要約】【目的】 高耐圧が要求される半導体集積回路において、トランジスタ素子の占有面積を低減することができ、かつ、電気的特性を向上させることができる集積回路を提供する。【構成】 P型半導体基板1の所定の領域には、Nウェル層7が形成される。N型オフセットMOSトランジスタQ3及びN型DMOSトランジスタQ4におけるチャンネルとなる領域には、ゲート酸化膜2及びゲートポリシリコン3を形成する。トランジスタQ3及びQ4のドレイン部となる領域に、Nマイナス層4が形成され、この部分をオフセットしている。次に、トランジスタQ4におけるチャンネルとなるPマイナス層8を形成する。更に、トランジスタQ3及びQ4のドレイン部となる領域に、Nプラス層5を形成し、更に、バックゲートの電位をとるためのPプラス層6を形成する。

請求項（抜粋）：

一つの半導体基板上において、逆導電型の島状ウェル層と、前記半導体基板の表面に形成するオフセットMOSトランジスタと、このオフセットMOSトランジスタと同一導電型であり前記島状ウェル層の領域に形成する2重拡散MOSトランジスタと、前記オフセットMOSトランジスタと前記2重拡散MOSトランジスタとを電気的に接続する領域とを有することを特徴とする集積回路。