特許

J-GLOBAL ID：200903089563064370

集積回路装置

発明者： 竹前 義博 ,  松崎 康郎 ,  富田 浩由
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-287224
公開番号（公開出願番号）：特開平11-127063
出願日： 1997年10月20日
公開日（公表日）： 1999年05月11日
要約：

【要約】【課題】DLL回路の可変遅延回路の数を少なくして回路規模を小さくする。【解決手段】供給されるクロックCLK0と所定の位相関係のタイミングで動作する内部回路3を有する集積回路装置において、前記クロックCLK0を所定時間遅延させて内部回路3にタイミング信号N4を生成する可変遅延回路2と、クロックCLK0の周波数を分周して第1の基準クロックCLK1を生成する分周回路4と、第1の基準クロックCLK1をタイミング信号N4のタイミングに同期させて第2の基準クロックCLK2を生成するタイミング同期回路5と、第2の基準クロックを所定時間遅延させた可変クロックN7と第1の基準クロックCLK1の位相を比較し、両クロックの位相を一致させる様に可変遅延回路2に遅延制御信号N9を与える位相比較・制御回路8,9とを有する。可変遅延回路2をDLL回路と兼用することで、回路規模の低下を可能にする。

請求項（抜粋）：

供給されるクロックと所定の位相関係のタイミングで動作する内部回路を有する集積回路装置において、前記クロックを所定時間遅延させて前記内部回路にタイミング信号を生成する可変遅延回路と、前記クロックの周波数を分周して第1の基準クロックを生成する分周回路と、前記第1の基準クロックを前記タイミング信号のタイミングに同期させて第2の基準クロックを生成するタイミング同期回路と、前記第2の基準クロックを所定時間遅延させた可変クロックと前記第1の基準クロックの位相を比較し、当該両クロックの位相を一致させる様に前記可変遅延回路に遅延制御信号を与える位相比較・制御回路とを有することを特徴とする集積回路装置。

IPC (3件)：

H03K 5/135 ,  G11C 11/407 ,  H03L 7/00

FI (4件)：

H03K 5/135 ,  H03L 7/00 D ,  G11C 11/34 354 C ,  G11C 11/34 362 S