半導体素子

発明者：
出願人/特許権者：
代理人 (1件)：木村満 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-031803
公開番号（公開出願番号）：特開2002-237605
出願日： 2001年02月08日
公開日（公表日）： 2002年08月23日
要約：

【要約】【課題】サージ耐量の高い半導体素子を提供する。【解決手段】 N+形シリコン層11上にN形シリコン領域12を形成する。N形シリコン領域12の表面にP+形シリコン領域16を複数等間隔に形成する。さらに、P+形シリコン領域16の周囲に、P+形のガードリング領域17を形成する。このとき、N形シリコン領域12の比抵抗、P+形シリコン領域16及びガードリング領域17の、間隔、拡散深さ等は、P+形シリコン領域16及びガードリング領域17が、逆方向電圧の印加時に実質的に一体化した空乏層を形成し、かつ、降伏電圧の印加時に、空乏層が、N+形シリコン層11とN形シリコン領域12との界面に達するよう構成する。

請求項（抜粋）：

第1導電形の半導体基体と、前記半導体基体の表面領域に形成され、前記半導体基体とは不純物濃度の異なる第1導電形の第1半導体領域と、前記第1半導体領域の表面領域に表面がほぼリング状に露出するよう形成され、前記第1半導体領域とPN接合を形成する第2導電形の第2半導体領域と、前記第2半導体領域の内側の前記第1半導体領域の表面領域に、その表面が島状に露出するよう形成され、前記第1半導体領域とPN接合を形成する第2導電形の第3半導体領域と、前記第2半導体領域の内側に露出した前記第1半導体領域及び前記第3半導体領域の表面と、前記第2半導体領域の表面の一部と、に接触するよう設けられ、前記第1半導体領域とショットキ接合を形成する金属層と、を備えた半導体素子であって、前記第2半導体領域及び前記第3半導体領域と、前記第1半導体領域と、により形成されるPN接合は、逆方向電圧の印加時に実質的に一体化した空乏層を形成し、前記空乏層は、逆方向降伏電圧印加時に、前記半導体基体と前記第1半導体領域との界面に達する、ことを特徴とする半導体素子。

IPC (3件)：

H01L 29/872 , H01L 21/329 , H01L 29/861

FI (3件)：

H01L 29/48 F , H01L 29/91 B , H01L 29/91 D

Fターム (12件)：

4M104AA01 , 4M104BB02 , 4M104BB07 , 4M104BB13 , 4M104BB14 , 4M104BB16 , 4M104BB18 , 4M104CC03 , 4M104DD96 , 4M104FF35 , 4M104GG03 , 4M104HH20

引用特許：

出願人引用 (4件)

特開平3-105975
特開平2-151067
特開昭60-031271

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審査官引用 (4件)

特開平3-105975
特開平2-151067
特開昭60-031271

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