特許
J-GLOBAL ID：200903089580072697
ディジタルPLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-076697
公開番号（公開出願番号）：特開平8-274629
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】周波数が同じで位相の異なる複数のクロックから入力信号との位相差が最も小さいクロックを選択する位相同期回路において、該複数クロックの発生手段における製造ばらつきや経年変化の影響を減少させ、且つクロックの発生に入力信号の周波数より極めて高いものを必要としない位相同期回路を提供する。【構成】複数のクロック信号の中から入力信号に最も位相の近い信号を選択するための位相比較手段と、クロック選択手段および周波数が同じで位相の異なる複数のクロックの発生手段を有し、該クロックは入力信号に周波数のほぼ等しい基準クロックに同期している第二の位相制御ループの電圧制御発振器により生成される。また、入力信号と出力信号の周期を比較する手段を有し、比較結果により、基準クロックを可変分周器で分周したクロックをもとに複数の位相の異なるクロックを発生させる構成をとる事により、より広範囲の周波数に同期可能である。
請求項（抜粋）：
入力クロック信号と出力クロック信号の位相比較手段および周波数比較手段,基準クロックより周波数が同じで位相の異なるM個のクロック信号を生成するクロック発生回路を有し、該周波数比較手段による周波数比較結果からマスタークロックを可変分周して、入力クロック信号と出力クロック信号の周期を出来るだけ等しくするよう制御する周期数制御手段と、一方該位相比較手段の出力する位相比較結果を用いて、可変分周されたクロックより生成される位相の異なるM個のクロックより入力クロック信号に最も位相の近いクロックを出力クロックとして取り出す位相制御手段を有するディジタルPLL回路。
FI (2件)：
H03L 7/06 J
, H03L 7/06 H
