特許

J-GLOBAL ID：200903089639622394

半導体集積回路装置およびその製造方法

発明者： 梶谷 一彦 ,  中村 正行 ,  立花 利一 ,  橘川 五郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-204683
公開番号（公開出願番号）：特開平7-122654
出願日： 1994年08月30日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 COB(Capacitor Over Bitline)構造のメモリセルを有する大容量DRAMにおいて、直接周辺回路(センスアンプ、ワードシャント等)の占有面積を縮小する。【構成】 メモリアレイに近接して配置した直接周辺回路のnチャネル型MISFETQsと共通ソース線PN1 との接続を、メモリセルの蓄積電極15と同一の導電膜で構成したパッド層16を介して電気的に接続することにより、パッド層16の上部に形成するコンタクトホール22のアスペクト比を小さくする。

請求項（抜粋）：

半導体基板の主面上に形成した第1導電膜でメモリセル選択用MISFETのゲート電極を構成し、前記第1導電膜の上層に形成した第2導電膜でメモリセルのデータをセンスアンプに伝えるビット線を構成し、前記第2導電膜の上層に形成した第3導電膜で情報蓄積用容量素子の蓄積電極を構成し、前記第3導電膜の上層に形成した第4導電膜で情報蓄積用容量素子のプレート電極を構成したメモリセルを備えたDRAMを有する半導体集積回路装置であって、メモリアレイに近接して配置された直接周辺回路のトランジスタと前記第4導電膜の上層に形成した第5導電膜で構成された配線とを、前記第3導電膜で構成されたパッド層を介して電気的に接続したことを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 325 C ,  H01L 27/04 C ,  H01L 27/10 325 P