特許

J-GLOBAL ID：200903089655681554

半導体装置及びその製造方法

発明者： 衣川 正明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-280618
公開番号（公開出願番号）：特開平7-115196
出願日： 1993年10月14日
公開日（公表日）： 1995年05月02日
要約：

【要約】【目的】 微細化されたMOSFETを備えた半導体装置のゲート電極の抵抗を下げながら拡散領域の接合リークが増大することなく拡散領域の抵抗を所望の値にすることのできる半導体装置及びその製造方法を提供する。【構成】 シリコン基板1には、Pウエル3及びNウエル4が形成されている。Pウエル3のNMOSのゲート構造11には、N型ソース/ドレイン領域16及びLDD構造を有するN-拡散領域13、Nウエル4のPMOSのゲート構造12には、P型ソース/ドレイン領域17及びLDD構造を有するP-拡散領域14、各ソース/ドレイン領域16、17の表面には、TiSi2 からなるシリサイド層19が形成されて各領域のシート抵抗を下げている。ゲート構造11、12ポリシリコン膜7の上には、TiNからなるバリア層8が形成されており、これがW等の金属層9を形成する際の熱処理による、又は、半導体装置完成後高温に晒された時などの熱によって金属層9がシリサイド化するのを防止する。

請求項（抜粋）：

半導体基板と、前記半導体基板に形成されたソース/ドレイン領域と、前記ソース/ドレイン散領域上に自己整合的に形成されたシリサイド層と、前記半導体基板上にゲート酸化膜を介して形成され、前記ソース/ドレイン領域間の上に配置されたゲート電極とを備え、前記ゲート電極は、ポリシリコン膜と、このポリシリコン膜の上に形成され、シート抵抗が前記シリサイド層より低い金属層を含む複合膜とから構成されていることを特徴とする半導体装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 G ,  H01L 29/78 301 P