特許

J-GLOBAL ID：200903089662492554

半導体素子の製造方法

発明者： 有田 隆史
出願人/特許権者： 関西日本電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2001-177887
公開番号（公開出願番号）：特開2002-367934
出願日： 2001年06月13日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】 半導体ウェーハと補助基板との貼付材の形成が樹脂を多層に積層塗布する方法であるため工程が複雑であり、半導体ウェーハを個々の半導体素子に分離する工程もエッチング法のため長かった。また、補助基板から半導体素子を剥離する方法が積層塗布した貼付材を溶剤で溶解する方法であるため、溶剤の廃液処理が必要であり、費用,安全面の問題を伴った。【解決手段】 内部に素子を形成した半導体ウェーハ1の表面1aに貼付材11を一層塗布し補助基板2に貼付け、半導体ウェーハ1の裏面を研削し、裏面1bが研削された半導体ウェーハ1を個々の半導体素子13にフルカットダイシング法で分離し、半導体素子13の裏面13bに粘着シート14を貼付け、貼付材11の粘着力を低下させ、半導体素子13の貼付いた粘着シート14を粘着力の低下した貼付材11から剥離する。

請求項（抜粋）：

内部に素子を形成した半導体ウェーハの表面または補助基板に貼付材を一層塗布し、前記貼付材を介して半導体ウェーハの表面と補助基板とを貼付ける工程と、貼付材上で露呈した半導体ウェーハの裏面を研削する工程と、裏面が研削された半導体ウェーハを個々の半導体素子に分離する工程と、補助基板上で分離し整列配置された半導体素子の裏面に粘着シートを貼付ける工程と、貼付材の粘着力を低下させる工程と、半導体素子の貼付いた粘着シートを粘着力の低下した貼付材から剥離する工程とを含むことを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L 21/301 ,  H01L 21/304 631

FI (4件)：

H01L 21/304 631 ,  H01L 21/78 M ,  H01L 21/78 P ,  H01L 21/78 Q