特許
J-GLOBAL ID：200903089667509218

半導体装置及びその製造方法

発明者：
副島 顕幸

副島 顕幸 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-260541
公開番号（公開出願番号）：特開平8-125200
出願日： 1994年10月25日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】 順電圧が上昇せずにソフトリカバリー化した半導体装置を提供する。【構成】 ダイオード10では高不純物濃度のN<SP>+ </SP>層13の上主面上に低不純物濃度のN<SP>- </SP>層11が形成されている。さらにその上主面上にP層12が形成されている。N<SP>- </SP>層11は、それぞれにおけるキャリアのライフタイムがτ<SB>1 </SB>,τ<SB>2</SB>,τ<SB>3 </SB>である第1乃至第3の領域11a〜11cの積層構造を有している。これらのライフタイムの間にはτ<SB>2 </SB><τ<SB>1 </SB><τ<SB>3 </SB>の関係がある。【効果】 第3の領域11cのライフタイムτ<SB>3 </SB>が大きいため、ソフトリカバリー化を実現することができる。また第3の領域11cのライフタイムτ<SB>3 </SB>が大きいことは順電圧V<SB>F </SB>を下降させる要因ともなっている。これらのライフタイムと厚みとを適切に設計することにより、順電圧V<SB>F </SB>を上昇させずにソフトリカバリー化を実現することができる。
請求項（抜粋）：
(a)第1と第2の主面を備え、第1の不純物濃度を有する第1導電型の第1の半導体層と、(b)前記第1の半導体層の前記第1の主面上に設けられた第2導電型の第2の半導体層と、(c)前記第1の半導体層の前記第2の主面上に設けられ、前記第1の不純物濃度より高い第2の不純物濃度を有する第1導電型の第3の半導体層と、(d)前記第2の半導体層に接する第1の電極層と、(e)前記第3の半導体層に接する第2の電極層と、を備え、前記第1の半導体層は(a-1)前記第2の半導体層に接し、第1のライフタイムを有する第1の領域と、(a-2)前記第1の領域に接し、前記第1の領域と前記第3の半導体層との間に設けられ、前記第1のライフタイムよりも小さい第2のライフタイムを有する第2の領域と、(a-3)前記第2の領域と前記第3の半導体層との間に設けられ、前記第1のライフタイムよりも大きい第3のライフタイムを有する第3の領域とを有する半導体装置。
引用特許：
審査官引用 (5件)
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