特許
J-GLOBAL ID：200903089675529392
半導体集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
金山 敏彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-225767
公開番号（公開出願番号）：特開平6-077442
出願日： 1992年08月25日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】 任意の場所の未使用の基本セルに対してMOSキャパシタを構成することが可能なゲートアレイ型の半導体集積回路の製造方法を得ることである。【構成】 マスタースライス上の未使用の基本セルに対して、絶縁膜、ポリシリコンゲート電極、ゲート酸化膜を削除し、複数のP型及びN型半導体部分を露出させる。次にその上面に酸化膜を形成し、そのまた上面にポリシリコン膜(電極膜)を形成し、ポリシリコン膜をPMOS側とNMOS側とに分割する。PMOS側のポリシリコン膜は接地電位GNDに接続され、NMOS側のポリシリコン膜は電源電位Vcc接続される。そのため、上記P及びN型の半導体の間には反転層が生じ、反転層とポリシリコン膜との間でキャパシタが構成される。つまり、電源線との配線以外の配線をしなくともキャパシタを構成することができる。
請求項（抜粋）：
不純物を半導体ウェハに拡散し、複数のP型半導体と複数のN型半導体とを形成する拡散工程と、トランジスタのゲート電極と導電チャネルとを絶縁するゲート酸化膜の形成工程と、前記ゲート電極を前記ゲート酸化膜上に形成する形成工程と、の処理が行われ、P型とN型のトランジスタを含むCMOS型の基本セルが複数個形成されたマスタースライスに対し、回路設計データにしたがって、2層の配線層による配線を行うことによりゲートアレイ型半導体集積回路を製造するマスタースライス方式製造方法において、回路の構成に使用されない未使用の前記基本セルの領域である未使用領域に対し、前記未使用領域上の前記ゲート電極と前記ゲート酸化膜とを削除する削除工程と、MOSキャパシタ用絶縁膜を、前記未使用領域に形成する絶縁膜形成工程と、ポリシリコン膜を、前記未使用領域において、前記MOSキャパシタ用絶縁膜の上に形成するポリシリコン膜形成工程と、前記ポリシリコン膜形成工程にて形成されたポリシリコン膜を、P型半導体上のP側ポリシリコン膜と、N型半導体上のN側ポリシリコン膜との二つの部分に分割するエッチング分割工程と、回路設計データにしたがって、配線を行う配線工程と、を含み、前記配線工程は、前記P側ポリシリコン膜と接地電位とを接続し、前記N側ポリシリコン膜と電源電位とを接続するポリシリコン接続工程と、前記P側ポリシリコン膜の下部に位置するP型半導体の一部と電源電位とを接続し、前記N側ポリシリコン膜の下部に位置するN型半導体の一部と接地電位とをそれぞれ接続する半導体接続工程と、を含むことを特徴とする半導体集積回路の製造方法。
IPC (3件)：
H01L 27/118
, H01L 27/092
, H03K 19/173
H01L 21/82 M
, H01L 27/08 321 J
