特許

J-GLOBAL ID：200903089733681680

論理回路設計方法

発明者： 江川 元浩
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 金山 敏彦 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-346864
公開番号（公開出願番号）：特開平6-195415
出願日： 1992年12月25日
公開日（公表日）： 1994年07月15日
要約：

【要約】【目的】 設計段階において、パス遅延値を効率よく小さくする論理回路設計方法を提供する。【構成】 論理回路を構成する全てのパスに対して各パスにおけるゲート単体遅延値の総和及び配線遅延値の総和を別々に求め、これらを加算してパス遅延値を求める(ステップ101)。このデータを元にヒストグラムを作成し(ステップ102)、また、指定されたパス遅延値の刻み幅でその間に含まれるパスの数とパス番号を表示する(ステップ103)。この表示の中からパス遅延値範囲を指定し、その範囲に含まれるパスをパス遅延値を大きい順に並び替えて表示する(ステップ104)。その表示の中から指定されたパスの回路図を表示する(ステップ105)。このようにして、パス遅延値の大きいパスの部分を設計変更し(ステップ106)、パス遅延値を小さくする。

請求項（抜粋）：

CAD装置を使用して、階層毎の入力端子と出力端子との間のパス遅延値を解析し、論理回路を設計する論理回路設計方法において、各階層における前記パス遅延値を、ゲート単位及び配線それぞれの遅延値の総和から算出し、表示するパス遅延値算出ステップと、前記パス遅延値を所望の刻み幅で刻み、各刻み幅に含まれるパスの数を求め、グラフ表示するグラフ表示ステップと、指定された1ないし複数の前記刻み幅に含まれるパスの数及びパス番号を表示するパス番号表示ステップと、指定された1ないし複数の前記刻み幅に含まれるパスの入力端子、出力端子及び遅延値をパス遅延値にしたがって表示するパス遅延値並び表示ステップと、指定されたパスに対応する回路図を表示する回路図表示ステップと、を有することを特徴とする論理回路設計方法。